IC后端流程(初学必看).doc

校外IC后端实践报告 本教程通过对synopsys公司给的lab进行培训，从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。 此后端流程大致包括一下内容： 逻辑综合（工具DC 逻辑综合是干吗的就不用解释了把？） 设计的形式验证（工具formality） 形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格（设计周期短）的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。 静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。（PR后也需作signoff的时序分析） 使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR） 自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。 APR后的门级功能仿真（如果需要） 进行DRC和LVS，如果通过，则进入下一步。 用abstract对此lab实验进行抽取，产生一个lef文件，相当于一个hard macro。 将此macro作为一个模块在另外一个top设计中进行调用。 设计一个新的ASIC,第二次设计，我们需要添加PAD，因为没有PAD，就不是一个完整的芯片，具体操作下面会说。 重复第4到7步 逻辑综合 设计的verilog代码 综合之前，我们要选取库，写好约束条件，修改dc的启动文件synopsys_dc.setup，目标库选择TSMC（此设计都是用TSMC18的库）的typical.db。(选择max库会比较好) Dc的命令众多，但是最基本的命令差不多，此设计的约束文件命令如下： create_clock -period 10 [get_ports clk] //用于时钟的创建 set_clock_latency -source -max 0.2 [get_ports clk] //外部时钟到core的clk连线延时 set_clock_latency -max 0.1 [get_ports clk] //core的clk到寄存器clk端的net连线延时 set_clock_uncertainty -setup 2 [get_ports clk] //时钟延时的不确定性，求setup违规时会被计算进去 set_clock_uncertainty –hold 1 【all_clocks】 set_input_delay -max 0.5 -clock clk [get_ports [list [remove_from_coll [all_inputs] clk] ] //输入延时，外部信号到input端的连线延时 set_output_delay -max 0.5 -clock clk [all_outputs] //输出延时 set_driving_cell -lib_cell INVX4 [all_inputs] //输入端的驱动强度 set_load -pin_load 0.0659726 [all_outputs] //输出端的驱动力 set_wire_load_model -name tsmc18_wl10 -library typical //内部net的连线模型 set_wire_load_mode enclosed //定义建模连线负载相关模式 set_max_area 0 compile report_timing report_constraint change_names -rule verilog –hier set_fix_multiple_ports_net –all write -format verilog -hier -out