数字逻辑电路(英文版)课后习题答案第8章.docVIP

CH8部分答案 8.13 what is the counting sequence of the circuit shown in Figure X8.13 74×169的工作特性： 顺序计数到1111以及逆序计数到0000时，RCO_L 有效。 所以，可画出状态转移图 8.14 A 74×163 counter is hooked up with inputs ENP, ENT, and D always HIGH, inputs A， B and C always LOW, input LD_L=(QA稱C) ’, and input CLR_L=(QB稱D) ’, The CLK input is hooked up to a free-running clock signal. Draw a logic diagram for this circuit. Assuming that the counter starts in state 0000, write the output sequence on QD QC QB QA for the next 15 clock ticks. 解： QD QC QB QA=0101时，计数器置数，装入DCBA=1000； QD QC QB QA=1010时，计数器清零； 状态：QD QC QB QA=0000，0001，0010，0011，0100，0101， 1000，1001，1010，0000，0001，0010，0011，0100，0101 8.16 According to figure 8-51 and table 8-26, the 5-bit LFSR’s feedback equation is X5=X2⊕X0， so we can draw the circuit as following: And the X5=1111100011011101010000100101100(31 bit) The simulation graphic: As starting state 0001, if X4=0,then the first ten state 00001→10000→01000→00100→10010→01001→10100→11010→01101→00110→10011→11001→11100…. 8.26 将Q接T输入（教材T触发器）（或接入时钟端，教学ppt图） 8.27 8.35Using a 74×163 4-bit binary counter,design a modulo-11counter circuit with the counting sequence4，5，……13，14，4，5，6…… 解：采用反馈置数方式。计数到14（1110）时，令LD_L=0，装入数值4（0100） 8.38 Design a modulo-129 counter using only two 74×163s and no additional gates. 解： 因为不能使用除163外的其他门，所以只能从计数值本身的特点来考虑。. 0~127，最高位是0，128~255，最高位是1。LD_L，CLR_l均为低电平有效，显然只能利用模129中唯一一次出现0的位来进行置数或清零。清零方式不可行。考虑置数方式： 考虑最高位，若用128~255和0，一共有129个数，且除0以外，其余数的最高位都是1，所以，从255计数到0时，利用最高位去置数。 8.55 8.57 2-bit升序计数器 2-bit降序计数器 8.58 0111 逆序 0110 0101 0100 0011 0010 0001 0000 逆序，RCO_L=LD_L=0，次态是装载数据，DCBA=1000， 1000 顺序 1010 1001 1011 1100 1101 1110 1111 顺序，RCO_L=LD_L=0，次态是装载数据，DCBA=0111，