华侨大学《EDA技术》实验报告3 - VHDL入门-时序逻辑.pdfVIP

华侨大学信息学院通信工程系 电 子 设 计 自 动 化 实 验 班级 学号 姓名 完成时间 实验名称 VHDL 入门（时序逻辑）——计时器的设计 实验设备 1、计算机；2 、EDA 软件（Quartus II 7.2 ）；3、EDA 实验箱(EP2C5T144C8) 。 1、熟悉EDA 软件QuartusII 的基本设计流程，包括设计输入、编译、综合、仿真； 实验目的 2 、熟悉用EDA 软件及PLD 器件设计数字电路的方法，包括引脚锁定，结构综合； 3、熟悉用EDA 实验箱对所设计的数字电路进行硬件验证的方法，包括验证方案。 1、设计一个计时器，具体功能为： a. 计时精度为1s，最多能计时9s （十进制）或者15s （十六进制）； b. 带有暂停/继续计时和复位的功能； 实验内容 c. 利用数码LED 显示计时结果。