简单数字电子钟的设计(VHDL输入设计方法).docxVIP

《EDA技术》课程实验报告学生姓名：张叶所在班级：通信1301指导教师：黄科老师记分及评价：报告满分5分得分实验名称实验1-3：简单数字电子钟的设计（VHDL输入设计方法）任务及要求【基本部分】在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。要求具备使能功能和异步清零功能，设计完成后封装成一个元件。同1，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个60进制同步计数器的设计，并进行时序仿真。要求具备使能功能和异步清零功能，设计完成后封装成一个元件。利用1和2所设计的60进制计数器和24进制计数器元件，采用同步的方式设计一个简单的数字电子钟并进行时序仿真，要求具有时分秒功能显示功能、使能功能和异步清零功能。由于实验箱数码管采用的动态扫描方式，本实验暂时只要求仿真，硬件验证到实验7再完成。【发挥部分】思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。如何实现电子钟时分秒连续可调的功能？实验程序使用VHDL语言编写程序如下：libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityks is port ( CLK: in std_logic; H,M,S: out std_logic_vector(7 downto 0));end entity ks;architectureks_a of ks issignal HH,MM,SS: std_logic_vector(7 downto 0);beginprocess(CLK)beginif(CLKevent and CLK=1) thenif(HHand MMand SSthen HH MM SSelsif(HH(3 downto 0)=1001 and MMand SS then HH=HH+7; MM SSelsif(MMand SS then HH=HH+1; MM SSelsif(MM(3 downto 0)=1001 and SS then MM=MM+7; SSelsif(ss then MM=MM+1; SSelsif(SS(3 downto 0)=1001) then SS=SS+7;else SS=SS+1;end if;end if;end process; H=HH; M=MM; S=SS;end architecture ks_a;系统结构图系统结构图仿真及结果分析仿真结果“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”，时计数器采用的是24进制。小结每次的学习都让我们受益匪浅，而在这次实验中，我们用QuartusII软件设计并仿真了电子时钟计数器，虽然学习期间遇到了难点，但努力的一一克服了，还学会了用VHDL语言来设计与应用，熟悉的掌握了QuartusII软件的使用，更加的理解了电子时钟计数器的原理。