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项目8 组合逻辑电路 组合逻辑电路 由若干个逻辑门组成的具有一组输入和一组输出的非记忆性逻辑电路，输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）。 加法器 两个1 位二进制数相加的过程 1. 半加器（Half Adder） 2. 全加器（Full Adder） 全加器逻辑图与实现电路 两个半加器构成一个全加器 两个4 位二进制数相加的过程 集成多位加法器芯片 2. 超前进位加法原理 本位和信号的产生 进位信号的产生 2. 超前进位集成4位加法器74LS283 74LS283逻辑图 3. 超前进位加法器74LS283的应用 逻辑图 实现电路 1 1 0 1 1 0 0 1 + 0 1 1 0 1 0 0 1 1 两个二进制数相加时，也分为不考虑低位来的进位和考虑低位进位两种情况。同时必须考虑各个位的进位 1.串行进位加法器----采用四个1位全加器组成 在电路上如何实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 低位的进位信号送给邻近高位作为输入信号 任一位的加法运算必须在低一位的运算完成之后才能进行 串行进位加法器运算速度不高。 进位输入是由专门的“进位逻辑门”来提供 超前进位加法器使每位的进位直接由加数和被加数产生，而无需等待低位的进位信号 该门综合所有低位的加数、被加数及最低位进位输入 定义两个中间变量Gi和Pi ： Si= Ki ⊕ Ci-1 Ci= Gi＋Pi Ci-1 Gi= AiBi Pi= Ai＋Bi ……产生变量 ……传输变量 注意进位信号的产生 ……中间变量 Ki= GiPi = Ai ⊕Bi Si= Ki ⊕Ci-1 Ci= Gi＋Pi Ci-1 S0= K0 ⊕C-1 = A0 ⊕ B0 ⊕ C-1 S1= K1 ⊕C0 = A1 ⊕ B1 ⊕ C0 S2= K2⊕C1 = A2 ⊕ B2 ⊕ C1 S3= K3⊕C2 = A3 ⊕ B3 ⊕ C2 Si= Ki ⊕Ci-1 Ci= Gi＋Pi Ci-1 C0= G0+P0 C-1 C1= G1+P1 C0= G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1= G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2= G3+P3 G2+ P3 P2 G1+ P3P2 P1G0 + P3P2 P1 P0C-1 74LS283逻辑框图 74LS283引脚图 * * 10. 1 组合逻辑电路的分析 特点 输入输出间没有反馈回路 电路中不含记忆原件 电路任何时刻的输出仅取决与该时刻 10. 1 组合逻辑电路的分析步骤 逻辑图 逻辑表达式 1 1 最简与或表达式 化简 2 2 从输入到输出逐级写出 最简与或表达式 3 真值表 3 4 电路的逻辑功能 当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。 4 真值表 电路功能描述 例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。 　　设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。 1 穷举法 1 2 2 逻辑表达式 3 最简与或表达式 化简 4 5 逻辑变换（如与非门设计） 逻辑电路图 3 化简 4 5 10.2 组合逻辑电路部件 组合逻辑部件是指具有某种逻辑功能的中规模集成组合逻辑电路芯片。常用的组合逻辑部件有加法器、数值比较器、编码器、译码器、数据选择器和数据分配器等。 10.2.1 编码器 实现编码操作的电路称为编码器。 3位二进制编码器 输入8个互斥的信号输出3位二进制代码 真值表 逻辑表达式 逻辑图 8421 码编码器 输入10个互斥的数码输出4位二进制代码 真值表 逻辑表达式 逻辑图 3位二进制优先编码器 在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。 真值表 逻辑表达式 逻辑图 8线-3线优先编码器 10.2.2 译码器 把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。 二进制译