栅长L对GGNMOS抗静电能力的影响.doc

第 10 卷 第 5 期 电路与系统学报 Vol.10 No.5 2005 年 10 月 JOURNAL OF CIRCUITS AND SYSTEMS October， 2005 文章编号：1007-0249 (2005) 05-0093-04 栅长 L 对 GGNMOS 抗静电能力的影响* 李若瑜 1,2， 李斌 1， 罗宏伟 2 （1. 华南理工大学 微电子学系，广东 广州 510640； 信息产业部电子第五研究所 分析中心电子元器件可靠性物理及其应用技术国防科技重点实验室，广东 广州 510610） 摘要：本文讨论了 ESD 保护器件 GGNMOS（Gate Grounded NMOS）的栅长对其抗静电能力的影响，并用 MEDICI 进行仿真验证。基于仿真结果首次讨论了 GGNMOS 的栅长对其一次击穿电压、二次击穿电压和电流、导通电阻、耗 散功率等的作用。 关键词：ESD；GGNMOS；MEDICI；器件仿真 中图分类号：TN402 文献标识码：A 1 引言 漏极 （集电极） 栅极 源极 （发射极） 静电放电（Electrostatic Discharge，ESD）是造成大多 数 电 子 元 器 件 或 电 路 系 统 受 过 电 应 力 （ Electrical Overstress，EOS）破坏的主要因素，导致永久性破坏，影 响电路功能，使电子产品工作不正常。因此必须为电子产 品加上 ESD 保护电路，为 ESD 电流提供泄放路径，避免 ESD 电流流入内部电路造成损伤。GGNMOS 是常用的 ESD 衬底（基极） 保护器件，其设计尺寸参数，如 DGCS（Drain to Gate Contact Spacing）、SGCS（Source to Gate Contact Spacing） 等对抗静电能力的影响一度成为研究的热点[1~3]。然而， 图 1 GGNMOS 及其寄生 npn 管示意图 栅长 L 对 GGNMOS 抗静电能力的影响却未见报道，设计 GGNMOS 时栅长的取值常常由经验而定。 对于不同的工艺，必须进行多次的试验尝试才能得出经验值。本文用 MEDICI 仿真了同工艺条件下栅 长 L 对 GGNMOS 的 I （表征抗静电能力）的影响，并从理论上对仿真结果进行了分析和讨论。 t2 2 GGNMOS 的 TLP 测试特性曲线 栅接地的 N 型场效应管 GGNMOS 是 ESD 保护电路的主要组成部 分，承担大部分电流的泄放任务。图 1 是 GGNMOS 及其寄生 npn 管 示意图，图 2 是 GGNMOS 典型的 TLP 测试特性曲线，其中（V ，I ） t1 t1 为开启电压和电流，（ V ，I ）为维持电压和电流，（V ， sp sp t2 I ）为二 t 2 次击穿电压和电流。当在漏极和地之间施加一个正向的 ESD 脉冲时， 漏极电压升高，直至漏结发生雪崩击穿，大量的空穴从漏极灌入衬底， 使衬底电压升高，足够大时能让源结正偏，寄生 npn 管开启（漏极电 压为V ），GGNMOS 进入微分负阻区，电压降低，电流升高。此时大 t1 图 2 GGNMOS 典型的 TLP 测试特性曲线 部分的 ESD 电流由寄生 npn 管承担，为了得到良好的抗静电能力，必须降低V ，以保证在保护电路 t1 触发之前，电压不会升高到让内部电路受损的程度。还必须增大 I ，最简单的方法就是增加保护管指 t 2 条的数目，在不考虑非均匀触发时， n 个指条的 I 为单指条的 n 倍。事实上由于工艺的不平整性，常 t 2 常会有某个指条首先触发的现象。假设某指条由于首先触发电压降低，ESD 电流会集中流向这个指条。 * 收稿日期：2005-02-03 修订日期：2005-03-22 基金项目：国家“十五”预研基金（41308060602）；电子元器件可靠性物理及其应用技术国家级重点实验室基金资助  94 电路与系统学报 第 10 卷 如果指条的Vt V （实际上很多没有经过特别设计的保护器件都在这个范围），则该指条还没上升到 1 t2 可以令其它指条触发的时候，就已经达到了该指条的热击穿电压而烧毁，那么整个器件的抗静电能力 就相当于单个指条的抗静电能力。反之，若指条的Vt V ，则触发的指条在热击穿之前，电压就升高 1 t2 到可以令其它指条触发，犹如多米诺骨牌一样，实现指条的逐个开启。由此可见，ESD 保护电路设计 的任务是降低V ，提高V 和 t1 t2 I 。 t 2 3 GGNMOS 在 ESD 应力下的模型 最常用的电路仿真工具 SPICE并没有对应器件大电流状态下 的模型，而且 GDCS、GSCS 等结构参数并不一定能应用于电路 模型中，以至于 GDCS、GSCS