EDA技术与VHDL(10-11).docVIP

安徽大学20 10 —20 11 学年第 一 学期 《 EDA技术与VHDL 》考试试卷（B卷） （闭卷 时间120分钟） 院/系 年级 专业 姓名 学号 题 号 一 二 三 四 总分 得 分 一、填空题（每空1分，共20分） 1. PLD器件的基本结构由______________、______________、______________和 ______________组成。 2. 从结构上看，PLA是由可编程的与阵列和可编程的或阵列组成的，PAL是由____ ________________和__ ___________________组成的。 3.按照结构来分类，PLD器件中CPLD属于__________________器件，FPGA属于_____________________器件。 4. VHDL结构体的描述方式可分为____ _____、__ _____、_____ __等三种描述。 5. VHDL语言中端口模式可以分为______________、______________、______________和 ______________四类。 6. 用VHDL设计的状态机有多种形式，从状态机的信号输出方式上分，有________________和_______________两种状态机。 7. VHDL语言中，子程序包括______________和 ______________两种。 8. MAX＋PLUSII的文本文件类型是（后缀名） 。 二、单项选择题（每小题2分，共20分） 1. 进程中的信号赋值语句，其信号更新是( )。 A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成； D. 以上都不对。 2. 下列标识符中，( )是合法的标识符。 A. _Decode_1 B. 3FFT C. Data_1 D. data-1 3. 01101 ROR 2 =( )。 A. 00011 B. 01011 C. 10101 D. 11011 4. 以下语句不能放在PROCESS结构中的语句是（ ）。 A. 生成语句 B. 等待语句 C. 返回语句 D.转向控制语句 5. 以下语句不属于并行语句的是（ ）。 A. 进程语句 B. 空操作语句 C. 元件例化语句 D. 块语句 6. VHDL语言一般支持四种常用库，其中（ ）是用户的VHDL设计现行工作库。 A．IEEE库 B．VITAL库 C．STD库 D．WORK工作库 7. 不完整的IF语句，其综合结果可实现（ ） 1．试分别用PROM和PLA实现下图所示电路的功能，要求写出F化简后的表达式，并分别画出编程后的PROM和PLA的结构图。 （1）F化简后的表达式： （2）PROM结构图： （3）PLA结构图： 2．阅读下面的程序，回答问题。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY shiftarray IS PORT( datain: IN STD_LOGIC_vector(1 downto 0); clk,rst: IN STD_LOGIC; q: OUT STD_LOGIC_vector(3 downto 0)); END ENTITY shiftarray; ARCHITECTURE behave OF shiftarray IS TYPE st_type is(st0,st1,st2,st3,st4); SIGNAL c_st: st_type; begin process(clk,rst) begin if rst=1 then c_st=st0;q=0000; elsif clkevent and clk=1 then case c_st is when st0= if datain=10 then c_st=st1; else c_st=st0; end if; q=1001;