第四章VerilogHDL常用组合电路设计.pptVIP

编码器（encode） 考虑设计一个8位输入、3位输出的优先级编码器，如图所示，为了使用上的方便，还要考虑到如果输入是无效的，则输出为高阻态。其中D0~D7表示编码器8位输出的高低电平，A2~A0表示3位二进制代码，并规定用X表示输入为任意状态，用Z表示输出为高阻态。 优先级编码器框图 Verilog HDL参考设计 module encode8_3(d,a); input [7:0] d; output[2:0] a; reg [2:0] a; always@(a) begin if (d[7] ==1’b0) a = 3’b000; else if( d[6]= =1’b0) a = 3’b001; else if (d[5] ==1’b0) a = 3’b010; else if(d[4]==1’b0) a = 3’b011; else if( d[3]= =1’b0) a = 3’b100; else if (d[2] ==1’b0) a = 3’b101; else if(d[1]==1’b0) a = 3’b110; else if(d[0]==1’b0) a = 3’b111; else a = 3’bzzz; end endmodule 常用组合电路设计指导 主要内容 MUX设计 加法器电路 译码器设计 7段显示译码器设计 编码器设计 组合逻辑电路定义 组合逻辑含义： 电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。 组合逻辑建模方法 建模思路： 用语言表述出来：针对输入，总有确定的输出，输入一变化，输出就随之变化 建模规范： 1.过程（进程）之外，本来就是并行，直接建模 2.过程（进程）之内：a.所有输入变化立刻变化。b.针对输入，输出有确定值 Verilog 过程及译码电路 always 过程语句 always定义的过程块是一个电路，电路从上电开始就会一直执行； （从代码一开始就执行，执行完了再回到过程块的最初来执行，周而复始，不会停止，直到代码执行完毕） 多路选择器(MUX) 用case语句实现多路选择器，一般要求选择信号之间是关联的； Case的多路选择器一般是并行的操作。 /******************************************\ mux4_1.v参考设计(1) \******************************************/ module mux4_1（a,b,c,d,sel,dout); input a,b,c,d; input [1:0] sel; output dout; reg dout; always@(a or b or c or d or sel) begin case(sel) 2’b00:dout=a; 2’b01:dout=b; 2’b10:dout=c; 2’b11:dout=d; endcase end endmodule /******************************************\ mux4_1.v参考设计(2) \******************************************/ module mux4_1（a,b,c,d,sel,dout); input a,b,c,d; input [1:0] sel; output dout; reg dout; always@(a or b or c or d or sel) begin if(sel==2’b00) dout