第3讲 Verilog HDL基础.ppt

第3章 Verilog HDL基础 * * 4、行为建模方式 （3）过程赋值语句 ： 程序1：阻塞赋值 always @(posedge clk) begin reg1 = in1; reg2 = in2 ^ in3; reg3 = reg1; //reg1的新值 end 程序2：非阻塞赋值 always @(posedge clk) begin reg1 = in1; reg2 = in2 ^ in3; reg3 = reg1; //reg1的旧值 end 第3章 Verilog HDL基础 * * 4、行为建模方式 （4）其他语句 ： if-else语句和case语句：自学 注意对于没有完全枚举的情况，需要用else和default给出默认值。 循环语句：尽量少用，比较耗费资源。 第3章 Verilog HDL基础 * * 第3章 Verilog HDL基础 * * 3.5 表达式与操作符 操作符：9类 （8）条件操作符 格式如下： 条件表达式 ? 真表达式 : 假表达式 如果条件表达式为真（即值为1），则运算返回真表达式；如果条件表达式为假（即值为0），则运算返回假表达式。 如果条件表达式为x或z，结果将真表达式和假表达式按位操作，运算逻辑如下： 0与0得0，1与1得1，其余情况为x。 举例：变量c要取a和b中值大的那个数，则可以： c = (ab) ? a : b //即若ab，则c=a，否则c=b 第3章 Verilog HDL基础 * * 3.5 表达式与操作符 操作符：9类 （9）拼接和复制操作符 拼接：将小表达式合并形成大表达式，格式如下： {表达式1, 表达式2, ……, 表达式n} 复制操作符：用于指定拼接时的重复次数，格式如下： {重复次数 {表达式1, 表达式2, ……, 表达式n}} 举例： Abus = {3{4b1011}}; //位向量12b1011_1011_1011 Abus = {{4{Dbus[7]}}, Dbus}; //可用于符号扩展 {3{1b1}} //结果为111 {3{Ack}} //结果与{Ack, Ack, Ack}相同。 第3章 Verilog HDL基础 * * 3.5 表达式与操作符 操作符优先级： 除条件操作符从右向左关联外，其余所有操作符自左向右关联。 从最高优先级（顶行）到最低优先级（底行）排列，同一行中的操作符优先级相同。 操作 符号 优先级 单目操作 + - ! ~ 最高 乘、除、模除 * / % 加、减 + - 移位 关系 = = 等价 == != === !== 缩减 逻辑 位运算 ~ ^ ~^ | ~| || 条件 ?: 最低 第3章 Verilog HDL基础 * * 3.7 Verilog HDL建模方式 2、结构建模方式 1、建模方式概述 3、数据流建模方式 4、行为建模方式 第3章 Verilog HDL基础 * * 1、建模方式概述 在Verilog模块中，可用下述方式描述一个设计： （1）结构描述方式：使用门级和开关级内置器件来设计与描述逻辑电路； （2）数据流描述方式：通过说明数据的流程对模块的逻辑功能进行描述； （3）行为描述方式：只注重电路实现的算法，对电路行为进行描述； （4）混合描述方式 ：上述描述方式的混合 第3章 Verilog HDL基础 * * 1、建模方式概述 【例3.3】使用三种基本建模方式，描述模块mux2to1，实现图3.6所示的1位二选一电路。 1位二选一电路图 第3章 Verilog HDL基础 * * 1、建模方式概述 （1）结构描述方式：根据电路结构建模 module mux2to1_1(y,a,b,s); output y; input a,b,s; wire a,b,s,y; wire sn,sa,sb not u1(sn,s); and u2(sa,a,sn); and u3(sb,b,s); or u4(y,sa,sb); endmodule 建模方法：使用基本的内置逻辑门，将电路图翻译成Verilog的模块语句。 第3章 Verilog HDL基础 * * 1、建模方式概述 （2）数据流描述方式：根据逻辑表达式建模 module mux2to1_2(y,a,b,s); output y; input a,b,s; wire a,b,s,y; assign y = ((~s) a) | (s b); //等价于 assign y =(~s) ? a : b; endmodule 建模方法：根据最简逻辑