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* ARM处理器特点： RISC结构： 全部指令单字长。 16个通用寄存器。 只用Load/Store指令访存。 平均每个处理器时钟完成一条指令。 使用了cache和流水线技术 同时支持32bits（ARM)/16bits(Thumb)两套指令集 灵活多样的扩展功能： 存储器管理单元MMU。 矢量浮点处理器VFP。 DSP指令扩展。 多媒体指令扩展。 RISC（精简指令系统计算机）处理器概念： 1、一个有限的简单的指令集； 2、处理器配备大量的通用寄存器； 3、强调对指令流水线的优化； ARM支持的定点数据类型 地址对齐的概念 字（32bits二进制数）、半字（16bits)、字节(8bits) 地址按字对齐： 地址的最低两位必须为0 地址按半字对齐： 地址的最低一位必须为0 地址按字节对齐： 地址值任意。 例： 0x93124 0x870 0x74c 都是字对齐的。 0x93126 0x87e 0x74d 都是半字对齐的。 存储格式问题： 小端存储 (little-endian)： 0 31 7 8 0 0x0 0x1 0x2 0x3 0 31 7 8 0 0x0 0x1 0x2 0x3 0x4 0x5 0x4 0x5 大端存储 (big-endian)： 典型系统：Intel, MIPS 典型系统：Motorola, SPARC ARM处理器工作状态 ARM状态：此时处理器执行32位、字对齐的32位指令系统。 ARM的32位指令系统也称 “ARM指令集”。 Thumb状态：此时处理器执行16位、半字对齐16位的指令系统。 ARM的16位指令系统也称 “Thumb指令集”。 ARM处理器在复位时自动进入 “ARM状态”。 不论处理器的当前状态如何，异常/中断发生时系统都自动 进入ARM状态. ARM处理器模式 ? User用户模式 ? FIQ快速中断处理 ? IRQ一般中断处理 ? Supervisor保护模式 ? Undefined错误指令 ? Abort访存失败 ? System操作系统特权指令 异常模式 特权模式 ARM 寄存器组织 CPSR 当前程序状态寄存器 溢出 M2 M3 M4 T 0 6 1 7 I F M1 M0 31 30 29 28 N Z C V 进位/借位 运算结果为0 运算结果为负或小于 CPU状态 快速中断禁止 普通中断禁止 用户模式 0b10000 管理模式 0b10011 系统模式 0b11111 FIQ模式 0b10001 中止模式 0b10111 IRQ模式 0b10010 未定义模式 0b11011 CPU工作模式 异常（exception）与中断（interrupt） 异常：因处理器内部原因导致当前指令流被中断。异常的发生与处理 器的运行同步。 中断：因处理器外部原因导致当前指令流被中断。中断的发生与处理 器的运行异步。 异常/中断处理模式 0xFFFF001c 0x1c FIQ fiq FIQ（快速中断） 0xFFFF0018 0x18 IRQ irq IRQ（中断） 0xFFFF0010 0x10 中止 abt 数据中止（数据访问中止） 0xFFFF000c 0x0c 中止 abt 预取中止（取指中止） 0xFFFF0008 0x08 管理 svc 软件中断 0xFFFF0004 0x04 未定义und 未定义指令 0xFFFF0000 0x00 管理 svc 复位 高端矢量位置 矢量位置 模式 异常/中断类型 异常/中断处理的优先级 6（最低） 未定义指令（SWI） 5 预取中止 4 IRQ中断 3 FIQ中断 2 数据中止 1（最高） 复位 优先级 异常/中断类型 异常/中断进入与退出过程 异常/中断响应的进入： R14_exception_mode = 返回地址 SPSR_ exception_mode = CPSR CPSR[4:0] = exception mode number CPSR[5] = 0 (T=0, 强制进入ARM状态） If exception_mode == Reset / FIQ CPSR[6] = 1 (F=1, 禁止FIQ中断) Else CPSR[6] 不变 CPSR[7] = 1 (I=1,禁止IRQ中断) PC = 矢量地址 异常/中断进入与退出过程 异常/中断的退出: (PC指异常/中断响应开始时刻,PC的值) PC (同步,