Timequest Timing Analyzer进行时序分析.docx

 HYPERLINK /fall-li/p/4392993.html Timequest Timing Analyzer进行时序分析(一） 一、概述 ??? 用Altera的话来说，TimeQuest Timing Analyzer是一个功能强大的，ASIC-style的时序分析工具。采用工业标准--SDC(synopsys design contraints)--的约束、分析和报告方法来验证你的设计是否满足时序设计的要求。本文中，将采用一个DAC7512控制器的verilog设计作为例子，详细讲解如何使用TimeQuest进行时序设计和分析。 ? 二、TimeQuest 时序分析的基本概念 ??? TimeQuest需要读入布局布线后的网表才能进行时序分析，读入的网表是由以下一系列的基本单元构成。 1) cells: Altera器件中的基本结构单元，LE可以看作cell； 2) pins:? cell的输入输出端口，可以认为是LE的输入输出端口，注意，这里的pins不包括器件的输入输出管脚，代之以输入引脚对应LE的输出端口，输出引脚对应LE的输入端口； 3) nets: 同一个cell中，从输入pin到输出pin经过的逻辑。特别注意，网表中连接两个相临cell的连线不被看作net，被看作同一个点，等价于cell的pin，还要注意，虽然连接两个相临cell的连线不被看作net，但是这个连线还是有其物理意义的，等价于altera器件中一段布线逻辑，会引入一定的延迟(IC-Inter-Cell)； 4) ports: 顶层逻辑的输入输出端口，对应已经分配的器件引脚； 5) clocks: 约束文件中指定的时钟类型的pin，不仅指时钟输入引脚； 6) keepers: 泛指port和寄存器类型的cell； 7) nodes: 范围更大的一个概念，可能是上述几种类型的组合，还可能不能穷尽上述几种类型。 ? 三、TimeQuest的基本操作流程 ??? 做为altera FPGA开发流程中的一个组成部分，TimeQuest执行从验证约束到时序仿真的所有工作。Altera推荐使用下面的流程来完成TimeQuest的操作。 ? ? 1、建立项目并加入相关设计文件 ??? 不管做什么事情，都需要有一个目标或者说对象。我们用TimeQuest做时序分析，当然也需要一个对象，这个对象实际上就是我们的设计。所以首先是建立一个Quartus II的项目，并把所有需要的设计文件都加入到项目中去。需要注意的一点是，这里的设计文件，不仅仅包含逻辑设计相关的文件，也包含已经存在的时序约束文件，当然，需要以synopsys Design Constraints(.sdc)的格式存在的。关于 sdc文件，可以使用Quartus的向导来建立，在生成sdc文件后，你可以再在此sdc文件上进行自己的修改，如下图所示，Assignments-TimeQuest Timing Analyzer Wizard... ? 2、对项目进行预编译（initial compilation） ??? 项目建立以后，如果从来没有对项目进行过编译的话，就需要对项目进行预编译。这里的预编译是对应于全编译（full compilation）来讲的，我们可以理解为预编译是对项目进行部分的编译，而全编译是对项目进行完整的编译。做预编译的目的是为了生成一个initial design database，然后我们可以根据这个database用Timequest采用交互的模式生成时序约束。实际上，对于小的设计，编译时间并不是很长的话，完全可以不去区分预编译和全编译，需要编译的时候，直接做全编译就可以了，做全编译的话，可以生成一个post-fit的database，完全可以给TimeQuest使用。 ? 3、向设计中添加时序约束 ???? 在用TimeQuest做时序分析之前，必须要指定出对时序的要求，也就是我们通常所说的时序约束。这些约束包括时钟，时序例外（timing exceptions）和输入/输出延时等。 ??? 默认情况下，Quartus II 软件会给所有没有被下约束的时钟都设定为1GHz。没有任何的时序例外，也就是说所有的timing path都按1T去check。所有的输入/输出的延迟都按0来计算。这显然不符合绝大多数设计的时序要求，所以有必要根据设计的特性，添加必要的时序约束。 ??? 如上所述，时序约束主要包括三类：时钟，时序例外和输入/输出延迟。其中时钟和输入/输出延迟可以认为是在某种程度上增强时序设计的要求。而时序例外可以认为是在某种程度上降低时序设计的要求。比如说，仅仅设定一个时钟的频率为100MHz的话，这个时钟域里所有timing path都需要能工作在100MH