嵌入式系统原理第4节a.ppt

嵌入式系统原理 宇航学院飞行器控制系 系统与仿真实验室 主讲教师 刘永善 4.1.3.2 NAND Flash NAND Flash结构——以K9F1208X0C为例 芯片内部结构 图4.1-15 NAND Flash芯片内部结构 4.1.3.2 NAND Flash NAND Flash结构——以K9F1208X0C为例 K9F1208X0C信号说明 信号地 GND 供电电源。根据型号不同，可能为1.8V、2.7V或3.3V。 Vcc Ready/Busy输出。指示器件内部操作的状态。 R/B 写保护。防止意外的编程操作或擦除操作。 nWP 写使能。向I/O接口写入命令、地址和数据。 nWE 读使能。连续的数据输出控制。 nRE 芯片使能，器件选择控制信号。 nCE 地址锁存使能。打开I/O接口到内部地址寄存器的通道。 ALE 命令锁存使能。打开I/O接口到内部命令寄存器的通道。 CLE 输入/输出信号。用于输入地址、命令和数据。 I/O0~I/O7 功能描述 信号名 4.1.3.2 NAND Flash NAND Flash操作——以K9F1208X0C为例 Block是NAND Flash中最大的操作单元，擦除以Block为单位完成，编程和读取以Page为单位完成。对NAND Flash操作需要三类地址： 块地址（Block Address） 页地址（Page Address） 页内地址（Column Address） NAND Flash数据线和地址线是复用的，传送地址需要4个时钟周期。如表所示。 注：A8的状态在器件内部产生，00h、01h命令将A8置为“0”或“1”。 0 0 0 0 0 0 0 A25 第4周期 A24 A23 A22 A21 A20 A19 A18 A17 第3周期 行地址 A16 A15 A14 A13 A12 A11 A10 A9 第2周期 列地址 A7 A6 A5 A4 A3 A2 A1 A0 第1周期 说明 I/O 7 I/O 6 I/O 5 I/O 4 I/O 3 I/O 2 I/O 1 I/O 0 4.1.3.2 NAND Flash NAND Flash操作——以K9F1208X0C为例 NAND Flash写块操作流程 图4.1-16 NAND Flash写块操作流程图 4.1.4 S3C2410存储系统 4.1.4.1 存储系统机制 4.1.4.2 S3C2410存储空间 4.1.4.3 存储器控制器专用寄存器 4.1.4.4 NAND Flash专用寄存器 4.1.4.5 S3C2410存储器接口设计 4.1.4.1 存储系统机制 1）存储器接口方式 SRAM型的全地址/数据总线接口：这种类型的地址线数目和片内存储单元数一一对应，接口比较简单。拥有此类接口的存储器有SRAM、EPROM、EEPROM、NOR Flash等。 DRAM型动态存储器接口：存储单元需要定期地刷新。CPU与其接口的信号线除了有与SRAM相同的信号线外，还有RAS（行地址选通）信号线和CAS（列地址选通）信号线。一般和具有动态存储器控制器的CPU相连接。拥有此类接口的存储器有DRAM、SDRAM、DDR SDRAM等。 串行存储器接口：与CPU以串行的方式传送地址和数据，传送速度相对较慢，多用于嵌入式系统的辅助存储器。拥有此类接口的存储器有NAND Flash、串行EEPROM、串行SRAM等。 4.1.4.1 存储系统机制 2）高速缓存机制（Cache） 高速缓存Cache是一种小型、快速的存储器，处于CPU和主存储器之间，目的是解决主存储器速度与CPU速度的不匹配问题。 微处理器通过高速缓存控制器访问高速缓存及主存系统，如图所示。 微处理器需要访问主存储器数据时，通过高速缓存控制器向Cache和主存发送请求信号，如果被请求单元在Cache中，Cache控制器会将单元内容转发至微处理器并终止对主存的请求，这被称为高速缓存命中；如果被请求单元不在Cache中，Cache控制器会将读取主存的值并转发至微处理器，这被称为高速缓存未命中。 当高速缓存未命中时，Cache控制器通过地址映射，把主存中存放的数据按照某种规则装入到Cache中，并建立主存地址到Cache地址之间的对应关系。 图4.1-17 带高速缓存的存储系统 4.1.4.1 存储系统机制 3）存储管理单元（MMU） 微处理器产生的虚拟地址空间大，存储器的物理地址空间相对较小。运行在操作系统上的应用程序，所发出的地址称为虚拟地址或逻辑地址，不是真正的物理地址。存储管理单元（MMU）集成在微处理器芯片内部，主要用来完成虚拟地址和物理地址之间的转换。 MMU完成的主要功能有： 将主存地址从虚拟存储空间映射到