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高性能计算机芯片测试技术概述 　　[摘要]自从20世纪中叶以来，电子产业，尤其是半导体产业得到了飞快的发展。基于摩尔定律的描述，集成电路的集成度在不断上升，同时特征尺寸也在不断下降。特别是进入纳米及超高速发展的时代以来，电路的设计方法也由最初的全定制设计到后来的基于单元库的半定制设计，现在已经演变为基于IP核的SOC（System On Chip）系统设计。[1]整个IC行业也进行了进一步的分工，主要分为设计、制造和测试三大部分，按照国际半导体技术路线图（ITRS，International Technology Roadmap for Semiconductors）的预测，预计2014年晶体管的测试成本将超过晶体管的制造成本，测试将由原来的辅助角色变成了决定产品成败和利润的关键因素。 　　[关键词]芯片测试 可测型设计 内建自测试 扫描设计 　　[中图分类号]TN492 [文献标识码]A [文章编号]1009-5349（2016）20-0147-02 　　一、可测性设计与测试功耗 　　为了保证芯片的正确性，最重要的两个环节就是在设计时的验证，以及制造后的测试，然后随着芯片规模的不断扩大，导致测试的成本、难度和功耗都随之增大。为了解决这些难题，学术界和业界都做出了相应的研究和贡献。在这些成果之中，最为广泛的就是：在设计时就考虑到测试问题，即进行可测性设计（Design for Test）。可测性技术将测试的问题提升到设计阶段，因为越早的解决问题，消耗的成本越少，所以，在设计时不仅要考虑设计规则，同时也要满足DFT规则。通常的可测型设计方法包括扫描设计（Scan Design）、内建自测试（BIST）和边界扫描设计（Boundary Scan Design），针对逻辑电路和存储器各自的特征和不同的故障类型，都有适合其本身的DFT方法，其中，扫描设计主要用于数字逻辑电路，边界扫描设计主要用于板级电路，内建自测试主要用于存储器的测试，同时随着逻辑电路规模的不断上升，逻辑内建自测试也成为了一个研究的热点，除此之外，IDDQ的测试也是一种常用的方法，但随着特征尺寸的不断下降，它逐渐失去了原有的检测功能。在解决SOC的测试时，The Test Technology Technical Council （TTTC） of IEEE Computer Society 成立了一个嵌入式核测试的委员会，制定了IEEE P1500标准，同时基于NOC（Network On Chip）的测试也在不断发展中。[2] 　　二、常见的可测性技术 　　在现代集成电路的测试中，不仅要保证检测到芯片中所有的故障，并且同时要降低测试成本，其中包括测试时间、功耗和测试压缩。然而进入纳米时代后，集成规模不断扩大，使得只利用传统的测试方法根本无法对被测芯片做到完整的测试。其根本原因在于芯片内部各个节点的可测性，即可控制性和可观测性。无数的学者和工程师都为了改善可控制性和可观测性做了非常深入的研究。最初的方法是一种叫做Ad Hoc的方法，这种方法直截了当的在电路中插入控制点和观测点来改善它的可测性，一般的做法是加入多路选择器和一些简单的组合逻辑门，这样虽然在当时取得了非常不错的效果，但是随着电路功能的进一步复杂，规模的进一步扩大，这种方法也显现出了它的局限性。[3]为此，业界不得不探究新的方法来解决这一问题，最终产生了三种被广为接受的可测试设计方法，即扫描设计（Scan Design）、内建自测试（BIST）和边界扫描设计（Boundary Scan Design）。这三种方法至今仍是工业界主流的可测试设计方法，并且为多数EDA工具供应商所接受，将他们整合到相应的EDA工具中，完成自动化设计流程。 　　扫描设计的优化：由于全扫描设计存在面积开销较大和测试路径较长等问题，因此在一般的设计中都要插入不止一条的扫描链，将这些扫描触发器连接在不同的扫描链上，但扫描条数也不应过多，因为每增加一条扫描链将要增加一个扫描输入端口和一个扫描输出端口，通常所遵循的原则是：尽量使每条扫描链的长度相等，充分考虑端口的数目和复用，同时也要参考自动测试仪（ATE）的通道数目和数据存储量，对扫描链条数进行合理的分配。 　　测试图形生成：经过了扫描设计的电路，扫描触发器代替了原来的普通触发器形成了扫描链，使得原本要利用时序电路测试生成方法的电路，现在只需要利用组合电路的测试生成方法就可以达到很高的故障覆盖率，降低了测试生成的难度，同时也减少了测试数据。在现在EDA设计平台下，所有的EDA公司都提供了扫描链插入和测试图形生成的整套EDA工具，并且两者之间可以很好结合。例如Synopsys公司的DFT Compiler和TetraMax就是专门的用于扫描设计的工具，DFT Compile