“存储＋逻辑”3D集成电路的硅通孔可测试性设计.pdfVIP

第 26卷第 1期 计算机辅助设计与图形学学报 V0l-26NO．1 2014年 1月 JournalofComputer—AidedDesign8LComputerGraphics Jan．2014 存‘‘储+逻辑3D集成 电路的硅通孔可测试性设计 ， 叶 靖 ，郭瑞峰。，胡 瑜”，郑武东 ，黄 宇 ，赖李洋’李晓维” ”(中国科学 院计算技术研究所计算机体系结构国家重点实验室 北京 100190) (中国科学 院大学 北京 100049) 。(SynopsysInc．。H illsboro，OR 97124USA) 4(MentorGraphicsCooperation，W ilsonville，OR 97070USA) (huyu@iet．ae．cn) 摘 要：为了缩短硅通孑L的测试时间，针对符合 JESD229和 IEEE1149．1边界扫描协议的 “存储+逻辑”3D集成 电 路 ，提 出一种硅通孔可测试性设计．首先在逻辑 晶片上增加控制模块 ，用于控制存储 晶片 的边界扫描链 ；然后通过修 改逻辑晶片上原有边界扫描链结构，实现串联和并联 2种与存储 晶片边界扫描链连接的模式；最后在逻辑 晶片上增 加寄存器 ，以保存测试过程所使用的配置 比特 ，控制整体测试流程 ．实验数据表 明，该设计仅 比原有的 IEEE1149．1 边界扫描 电路增加 了0．4 的面积开销 ，而测试时间缩短为已有工作 的 1／6． 关键词 ：3D集成 电路 ；硅通孔 ；可测试性设计 ；JEDEC协议 JESD229；IEEE1149．1协议 中图法分类号 ：TP306 ．2 Design forTesting3D TSVsConnectingM emoryDieandLogicDie YeJing， ，GuoRuifeng。”，HuYuH ，ChengWu—Tung ，HuangYu ，LaiLiyang ，andLiXiaowei ”(StateKeyLaboratoryofComputerArchitecture，Instituteof ComputingTechnology，ChineseAcademyof Sciences，Beijing 100190) ”(UniversityofChineseAcademyofSciences，Beijing 100049) 。’(SynopsysInc．，Hillsboro，OR 97124USA ) (M entorGraphicsCooperation，W ilsonville，OR 97070USA) Abstract：Toshorten the testtimeof3D through silicon via (TSV)，a design fortestingTSVsis proposed．ThememorydieandthelogicdiearecompatiblewithJESD229andIEEE 1149．1standard， respectively．Firstly，amoduleforcontrollingboundaryscanchainsonthememorydieisaddedtothe logicdie．Then，bytransforming theboundary scan chainson thelogicdie，two connectionmodes， serialandparallel，areimplemented．Finally，extraregistersareadded in thelogicdietostoreTSV testingconfiguration bits．Experimentalresults show that，0．4 area overhead isinduced to the IEEE1149．1boundary scan circuit。and TSV test time isreduced by 6X in comparison with the previouswork． Keywords：3D IC；throughsiliconvia；d