【附答案】DSP知识点.doc

知识点 Blackfin系列DSP的特点 P5-6 微信号结构、动态电源管理、的计算单元、高性能的数据地址产生器、极佳的代码密度、视频指令、分层结构的、集成的更多的外围设备、部分芯片配有专门的视频接口、调试JTAG接口、发展进程、 普遍采用哈佛结构及改进的哈佛结构流水线技术、针对滤波相关矩阵运算配有独立的乘法器和加法器、有多条总线、具有硬件接口逻辑和软件等待功能、带有多个控制器、配有处理器定时控制实时时钟、低功耗、多机并行运行特性、丰富的外设接口。 将程序和数据存储在不同的存储空间中，程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编制独立访问是系统中设置了和数据总线，使的吞吐率提高了一倍。 动态电源管理电压和频率独立调整，使单项任务所消耗的能量最少，提高以上，功耗降低使用电源管理控制器能够操纵的内部电压，从而更进一步减少功耗。 2.1Blackfin处理器内核由哪几部分组成，每部分主要功能是什么？ 图2-1 p13 2-2-2-4-1 2个16位乘法器、视频移位器 FU，使用无符号小作为输入。将的高取出，并存放在，使用 IU，使用无符号。将的取出，并存放在，使用 2.4 Blackfin的地址空间分为哪三大部分？ 总计空间大小。内部存储器的组成及其应用特点 内部存储器、外部存储器、的。 4G 每个核心都有存储器，以核心速度进行存取 核心都有存储器，。 4KB中间结果暂存器，和核心运行在同一速度上，但只能作为数据。 的，提供是核心频率的比的延时略长 处理器有单独的内核存储器映射寄存器（）但是共享系统存储器映射寄存器集。 L1指令SRAM L1指令Cache L1数据SRAM L1数据Cache 2.6 ADSP-BF561的外部存储空间有 4 个异步存储空间 4 块SDRAM P19 2.7 L1存储器是否共享 L2存储器是否共享 否 2.8 内核MMR和系统MMR的内容 p21 内核MMR：包含所有控制内核功能的控制寄存器；系统包含用来设置内核之外的外设的控制寄存器 *一个简单的*一个4路指令ache *一个指令ache，每个通道均可独立锁定 当处理器内核获取地址的请求与高速缓存的有效地址匹配时，称个ache命中。 由下面的操作决定：将高8位和获取指令的地址的位1和0与ache中有效行的AG进行比较，相匹配则命中，反之未命中。 当从2存储器中获取新行时，每一个4位数据写入1存储器中的KB存储块前会被读到一个入口的行进行填充缓存。 当1指令存储器配置为ache时，在取指令阶段，地址的第到第位就被当做ache索引，拿去进行ache是否命中的判定，未命中，需要从现有的ache中选择一处来被替换掉。 CPLB描述符必须是使能的且被设置为：可擦除的RAM、任何数据或指令块、CI空间、外设或是在系统MR空间以外的内存 （宽的核心内核数据或访问及和间进行的传输。 宽的系统与外设或者外部存储器间的传输 （1）16位宽的外部设备访问总线（） ）宽的外部访问总线（） ）宽的总线（） 4) 32 位宽宽的总线（） 5)32位宽的（） 核心时钟是由锁相环）的输出进行分频后得到系统时钟分频由中的得到。 控制的寄存器，分频器通过此寄存器中的分频（）和倍频因子选择。SEL控制核心频率对系统频率的比值。,DEB1，DEB2）1支持处理器核心或与外设组的数据传输及和间的数据传输工作在系统频率；处理器核心外设组的数据传输；树立起核心间的传输，运行在上 核心L2总线仲裁基于固定优先级机制，系统仲裁基于可编程的优先级机制，二者试图访问同样的块时需要使用块仲裁机制。 即每条指令都片内功能单元分别取、、取数、执行等步骤，，其他阶段又分别有其他的指令在顺序的执行。 2.18 零开销循环语法（LSETUP和loop）,循环程序。P45,P47 P193 不需要附件的指令状态、检测指令和计数器减一指令，有效的减少了额外的核心时钟开销。 loop_name loop_counter; LOOP_BEGIN loop_name; LOOP_END loop_name; 2.19 非连续程序结构分类；P44 *循环：一系列指令反复执行多次，额外开销*子程序：处理器内核暂时中断当前的陈旭刘，去执行存储器其他位置上的指令 *跳转：程序流水永久的转到的其他位置。 *和事件：由一个实时的事件或指令触发子程序的执行。 一条可以使处理器内核停止工作且保持当前状态的指令 如果预测“发生分支”且分支没有，则延迟核心时钟周期 预测“发生分支”分支，则延迟核心时钟周期 预测“发生分支”且分支，则延迟核心时钟周期 预测“发生分支”分支没有，则延迟核心时钟周期 RTS, RTI, RTX, RTN, RTE 语 法 RTS ; 由子程序返回，将RETS中