fpga课程设计报告杨苗江洧枢1.doc

西安欧亚学院 信息工程学院 FPGA系统开发设计报告 2015~2016学年第二学期 设计题目： 数字秒表 专业班级： 电子信息工程1401 姓名学号： 杨苗 14610702150905 江洧枢 14530112150283 指导教师： 张秀芳  成绩评定表 评定项目 评分 1.设计思路正确、思路表述清晰（20分） 2.设计结果正确（代码、仿真3.语句通顺，少错别字（10分）4.设计报告规范、排版美观（20分） 5.态度认真、分工明确（10分） 6.答辩（10分） 总分 备注：以上总分为该组的平均分，根据成员分工具体分数如下。 小组成员 分工 分数 杨苗 江洧枢 目录 一、课程设计题目及要求 2 1、设计题目： 2 2、设计要求 2 二 2 三 2 1. 分频器模块 2 2. 十进制计数器设计 3 3. 六进制计数控制设计 4 4. 控制选择器 5 5. 蜂鸣器 6 6. 译码器 7 四 8 元件例化模块源程序 8 五 10 六 10 一、课程设计题目及要求 1、设计题目： 数字秒表 2、设计要求 设计一0.01s到1h的数字秒表，具体设计要求如下： （1）显示分辨率为0．01 s。 （2）秒表的最大计时值为59min59．99see。 （3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。 （4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身 提交一篇课程设计报告。 设计总体思路 取得精确的计时基准信号（取周期为1/100s的计时脉冲。） 对每一个计数器设置同步清零信号，为6个计数器设置时钟使能信号（即计时允许信 号，作为秒表的计时起、停控制开关。） 该秒表可以由1个时钟分频器，4个十进制计数器（1/100s，1/10s，1s，1min） 以及两个6进制计数器（10s，10min）组成。 设计总共由控制模块，计时模块，分频模块和显示模块四部分组成。 单元模块设计程序及仿真 分频器模块 library ieee; use ieee.std_logic_1164.all; entity fenpin is port(clr,clk: in std_logic; q: buffer std_logic); end fenpin; architecture a of fenpin is signal count:integer range 0 to 99999; begin process(clr,clk) begin if(clkevent and clk=1) then if clr=1 then count=0; elsif count=99999 then count=0; q= not q; else count=count+1; end if; end if; end process; end a; 十进制计数器设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity count10 is port( clr,start,clk:in std_logic; cout:out std_logic; daout:buffer std_logic_vector(3 downto 0)); end count10; architecture behave of count10 is begin process(clr,start,clk) begin if clr=1 then daout=0000; elsif ( clkevent and clk=1) then if start=1 then if daout=1001 then daout=0000;cout=1; else daout=daout+1;cout=0; end if; end if; end if; end process; end behave; 六进制计数控制设计 library ieee; use ie