第四章 组合逻辑2 第39.ppt

作 业 4·1 组合逻辑电路的分析 一、分析步骤： [例一]已知电路如图所示，分析该电路的逻辑功能。 [例三](Ｐ129[例4·1·2])对二进制码求反码的电路分析 （同学自行分析）。 4·2 组合逻辑电路的设计 一、设计步骤： 功能是：当输入I0为1时，无论I1和I2是1还是0，输出L0为1， L1和L2为0；当I0为0且I1为1，无论I2为0还是1，输出L1为1，其余两个输出为0；当I2为1且I0 、I1都为0时，输出L2为1，其余两个输出为0。若I0 、I1 、I2均为0，则输出都为0。 【例4·2·2】试设计一个码转换电路，将4位格雷码转换为自然二进制码（8421码），可以用任何逻辑门。 4·3 组合逻辑电路中的竞争冒险 竞争冒险现象： 二、消去竞争冒险的方法 (1)编码（二进制编码）： ——4个输入信号，2位二进制码输出的编码器 （8线-3线优先编码器CD4532，此类TTL的产品已不再使用） 二、译码器/数据分配器 （1）译码： (4)二进制译码器（地址译码器）的一般原理图： 1、数据选择器的定义和功能 2、集成电路数据选择器 1、数值比较器的定义和功能 2、集成数值比较器74LS85 1、半加器和全加器 （1）半加器 （2）全加器（Full Adder） 2、多位数加法器 （1）串行进位加法器 (2)超前集成进位加法器 （3）超前进位产生器74LS182 （3）超前进位产生器74LS182 3、减法运算 （1）反码和补码（无符号数） 补码的定义： ①4位减法运算逻辑图： ②减法运算过程分析： * 4、集成算术/逻辑单元（ALU74181） 74LS181双极型ALU 例：试用两片全加器74LS183组成一个四位加法器 4.5 组合可编程逻辑器件(PLD) 4.5.1 PLD的结构、表示方法及分类 1. PLD的结构 4.5.1 PLD的结构、表示方法及分类 2. PLD的表示方法 PROM的PLD表示法 进 取位 反 (a)A ? B 的情况: （设 A=0110， B =0010） 0 1 1 0 （A） 1 1 0 1 （B反） 1 （加1） + 0 1 0 0 1 0 0 1 0 0 借位 差的原码 0 1 1 0 - 0 0 1 0 0 1 0 0 A ? B 时，借位信号为0，所得的值就是差的原码。 直接相减 (b)A B 的情况： （设 A=0001，B=0110） 0 0 0 1 （A） 1 0 0 1 （B反） 1 （加1） + 1 0 1 1 0 1 进 取位 反 1 0 1 1 借位 差的绝对值的补码 0 0 0 1 - 0 1 1 0 - 0 1 0 1 A B 时，借位信号为1，所得的值为实际差值绝对值的补码。 直接相减 ③由借位信号决定求补的逻辑图 4位加法器 =1 =1 =1 =1 C -1 B3 B1 B2 B0 A3 A1 A2 A0 D?3 D?1 D?2 D?0 D3 D1 D2 D0 V 当V=0时，差为正数，无需再求补，输出为原码；当V=1时，差为负数，需再求补才得原码输出。  =1 =1 =1 =1 C -1 B3 B1 B2 B0 A3 A1 A2 A0 D?3 D?1 D?2 D?0 D3 D1 D2 D0 V 1 1 1 1 1 C -1 B3 B1 B2 B0 A3 A1 A2 A0 D3 D1 D2 D0 V 1 ④完整的四位减法运算电路 最后结果 （1）74LS181的功能表 （2）逻辑符号 （3）16位全超前进位ALU 逻辑符号 组进位产生（传输）变量输出 串行进位输出端 这样连接后，每组的Cn+4端不用，对应的由74LS182产生，（3）块的Cn+4端为运算结果的最高位进位。 应用组合逻辑器件进行设计时要注意的问题 对逻辑表达式的变换与化简的目的是使其尽可能与组合逻辑器件的形式一致，而不是尽量化简。 设计时应考虑合理充分应用组合器件的功能，尽量用同类的、较少的和较简单的器件满足设计要求。 当组合器件的功能用不完时，要对多余的输入、输出端作适当的处理；当一个组合器件不能满足设计要求时，应对器件进行适当的扩展。 【例题】欲用双2-4线译码器（74LS139）扩展成4-16线译码器，试问需用74LS139_______片，输入信号线_______条，输出信号线_______条。 A3 A2 10 10 A1 A0 10 10 10 74LS139 【例题】某人设计的函数F（A, B, C, ）= ∑m（2, 5, 7）产生电路如图所示，试问该图中有哪些  错