FPGA_ASIC-Stratix III可编程功耗.pdfVIP

电子发烧友 电子技术论坛 白皮书 Stratix III可编程功耗 2006年11月，1.01版 WP-01006-1.0 引言 传统上，数字逻辑的静态功耗不会很高，然而在非常小的工艺节点上，这种情况发生了变化。随着工艺尺寸 的降低，数字逻辑的泄漏电流成为FPGA面临的主要挑战。虽然迈向65nm工艺实现了摩尔定律预言的密度和 性能优势，但是性能的提高也会显著增加功耗，有可能出现无法承受的高功耗。 如果不在降低功耗上采取措施，65nm工艺的静态功耗会显著增加，功耗成为非常关键的问题。静态功耗之 所以会增大，主要原因是出现了更多的漏电流源。图1显示，随着在技术上实现长度更小的逻辑门(绿色表 示) ，这些漏电流源(蓝色表示)也随之增加。而且，如果不采取一定的功耗优化措施，由于逻辑电容增大，以 及开关频率的提高，动态功耗也会增加。 图1. 在小工艺尺寸上，静态功耗显著增大 功耗由静态和动态功耗组成。静态功耗是采用可编程目标文件(.pof)对FPGA进行设置，但时钟还没有工作时 消耗的功率。数字和模拟逻辑都存在静态功耗。