虚存的替换算法.PPT

第三章  存储系统 存储器层次结构 内存储器 CACHE存储器 虚拟存储器 教学要求 重点和难点 存储器的层次结构 半导体存储器 存储器的扩展 高速缓冲存储器 虚拟存储器技术 实验 存储器扩展实验 主要内容 存储器概述 SRAM存储器 DRAM存储器 只读存储器和闪速存储器 并行存储器 cache存储器 虚拟存储器 主要内容 存储器概述 SRAM存储器 DRAM存储器 只读存储器和闪速存储器 并行存储器 cache存储器 虚拟存储器 存储器概述 存储器的分类 存储器的分级结构 主存的技术指标 存储器的分级结构 二级存储结构 存储器的分级结构 三级存储结构 主存储器的技术指标 几个概念 存储单元 字地址、字节地址 按字寻址、按字节寻址 主要技术指标 存储容量 存取时间 存储周期 存储器带宽 主要内容 存储器概述 SRAM存储器 DRAM存储器 只读存储器和闪速存储器 并行存储器 cache存储器 虚拟存储器 SRAM存储器 基本的静态存储元阵列 基本的SRAM逻辑结构 读/写周期波形 基本的静态存储元阵列 存储元是组成存储器的基础和核心，用来存储一位二进制信息0或1。常用的是六管SRAM存储元。 基本的静态存储元阵列 存储元 信号线 地址线 数据线 控制线 行线 双译码方式示意图（4096×1位） 主要内容 存储器概述 SRAM存储器 DRAM存储器 只读存储器和闪速存储器 并行存储器 cache存储器 虚拟存储器 DRAM存储器 DRAM存储元的记忆原理 DRAM芯片的逻辑结构 读/写周期、刷新周期 存储器容量的扩展 *高级的DRAM结构 *DRAM主存读/写的正确性校验 DRAM存储元的记忆原理 DRAM存储元的记忆原理 DRAM存储元的典型操作示意图 DRAM芯片的逻辑结构 读/写周期、刷新周期 读/写周期、刷新周期 读/写周期、刷新周期 存储器与CPU的链接 存储器与CPU的链接 存储器与CPU的链接 主要内容 存储器概述 SRAM存储器 DRAM存储器 只读存储器和闪速存储器 并行存储器 cache存储器 虚拟存储器 只读存储器和闪速存储器 只读存储器ROM 掩膜ROM 可编程ROM FLASH存储器 FLASH存储元 基本操作 阵列结构 掩膜ROM的阵列结构和存储元 掩膜ROM的逻辑符号和内部逻辑框图 EPROM存储元 E2PROM存储元 FLASH存储元 FLASH存储器的基本操作 FLASH存储器的基本操作 FLASH存储器的阵列结构 主要内容 存储器概述 SRAM存储器 DRAM存储器 只读存储器和闪速存储器 并行存储器 cache存储器 虚拟存储器 并行存储器 双端口存储器 双端口存储器的逻辑结构 无冲突读写控制 有冲突读写控制 多模块交叉存储器 存储器的模块化组织 多模块交叉存储器的基本结构 二模块交叉存储器举例 双端口存储器的逻辑结构 双端口 存储器 IDT 7133 逻辑 框图 双端口存储器的无冲突读写控制 当两个端口的地址不同时，在两个端口上进行读写操作，一定不会发生读写冲突。 任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制（/CE）和输出驱动控制（/OE）。 读操作时，端口的/OE（低电平有效）打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。 无冲突读写条件如P87表3.4所示。 双端口存储器的有冲突读写控制 当两个端口同时存取存储器的同一个存储单元时，就会发生读写冲突。 为了解决这个问题，特在两端口各设置了一个/BUSY标志。芯片上的判断逻辑会对被延迟访问的端口置BUSY标志（使该信号为低电平），即暂时关闭该端口。这时，读写操作对BUSY标志为低电平的端口不起作用。当优先访问端口完成读写操作时，即可开放被延迟端口（BUSY标志变为高电平），允许该端口访问存储器。 当两个端口的BUSY标志均为高电平且存取地址相同时，会发生读写冲突。 双端口存储器的有冲突读写控制 判断逻辑可以使地址匹配或片使能匹配下降至5ns，并决定对哪个端口进行存取。判断方式有两种： /CE判断：地址匹配且在/CE之前有效，控制逻辑在/CEL和/CER之间进行判断来选择优先端口。时序波形图如下； 地址有效判断：/CE在地址匹配之前变低（即有效），控制逻辑在左、右地址之间进行判断来选择优先端口。 无论采用哪种判断方式，延迟端口的/BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口/BUSY标志才进行复位而打开此端口。见P88表3.5 双端口存储器的读写时序 双端口存储器的读写时序 存储器的模块化组织 由若干模块组成的存储器是线性编址的 各模块中字地址