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6.5 同步时序逻辑电路的设计方法 一、同步时序逻辑电路的设计方法 2．同步计数器的设计举例 例6.5.1 设计一个同步5进制加法计数器 （3）选择触发器。选用JK触发器。 （4）求各触发器的驱动方程,状态方程和输出方程。列出JK触发器的驱动表 根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图： 再画出输出卡诺图 可得电路的输出方程： 利用逻辑分析的方法画出电路完整的状态图。 （4）求各触发器的驱动方程,状态方程和输出方程。列出JK触发器的驱动表 （4）首先设计出模8的加法计数器，然后用复位法构成5进制计数器。 3．一般时序逻辑电路的设计举例 典型的时序逻辑电路具有外部输入变量X，所以设计过程要复杂一些。 （3）状态化简。 观察上图可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，得简化状态图: （4）状态分配。 该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中的 三个代码表示。本例取S0=00、S1=01、S2=11。 （6）求出状态方程、驱动方程和输出方程。 列出D触发器的驱动表、画出电路的次态和输出卡诺图。 根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图： 由各驱动卡诺图可得电路的驱动方程： （7）画逻辑图。根据驱动方程和输出方程，画出逻辑图。 （8）检查能否自启动。 二、异步时序逻辑电路的设计方法 异步时序电路的设计比同步电路多一步，即求各触发器的时钟方程。 （2）选择触发器。本例选用下降沿触发的JK触发器。 （3）求各触发器的时钟方程，即为各触发器选择时钟信号。 用逻辑分析的方法画出电路完整的状态图： * 1．同步时序逻辑电路的设计步骤 （3）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。 （1）根据设计要求，设定状态，导出对应状态图或状态表。 （2）状态化简。消去多余的状态，得简化状态图（表）。 （4）选择触发器的类型。 （5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的状态方程,输出方程和驱动方程。 （6）根据状态方程,输出方程和驱动方程画出逻辑图。 （7）检查电路能否自启动。 （2）状态分配，列状态转换编码表。 (1）根据设计要求，设定状态， 画出状态转换图。该状态图不须化简。 方法1:驱动表法 * * * * * * * * * * * * * 7 * * * * * * * * * * * * * 6 * * * * * * * * * * * * * 5 * 1 0 * 0 * 1 0 0 0 1 0 0 4 1 * * 1 * 1 0 1 0 0 0 1 1 3 0 * * 0 1 * 0 0 1 1 0 1 0 2 0 * 1 * * 1 0 0 1 0 0 0 1 1 0 * 0 * 1 * 0 0 0 1 0 0 0 0 J2 K2 J1 K1 J0 K0 Y 进位输出 次态 现态 序号 （5） 将各驱动方程与输出方程归纳如下： （6）画逻辑图。 （7）检查能否自启动 可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。 0 Q Q 1 Q 2 /Y 000 001 010 011 100 /0 /0 /0 /0 /1 /1 101 /1 110 111 /1 方法2:方程代入法 （5） 将各驱动方程与输出方程归纳如下： （6）画逻辑图。（略） 利用逻辑分析的方法画出电路完整的状态图。 （7）检查能否自启动 可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态000。所以电路能够自启动。 0 Q Q 1 Q 2 /Y 000 001 010 011 100 /0 /0 /0 /0 /1 /1 101 /1 110 111 /1 方法3:复位法 S0——初始状态或没有收到1时的状态； 例6.5.2 设计一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1（以及三个以上1）时，该电路输出Y=1，否则输出Y=0。 解： （1）根据设计要求，设定状态:： S2——连续收到两个1后的状态； S1——收到一个1后的状态； S3——连续收到三个1（以及三个以上1）后的状态。 （2）根据题意可画出原始状态图： （5）选择触发器。 本例选用2个D触发器。 由输出卡诺图可得电路的输出方程： （1）根据设计要求，设定7个状态S0～S6。进行