数字逻辑电路 fan4-34.ppt

例3： 其中：D0=B1 D1=B10+B2 产生进位位C1 D2=B20+B4+C1 产生进位位C2 D3=B40+B10+B8+C2 产生进位位 产生进位位 产生进位位 图 4 – 23 用两个四位全加器组成两位BCD转 换为二进制代码的电路图 例13 用译码器设计两个一位二进制数的全加器。解 由表 4 - 8(全加器真值表)可得 图 4 – 44 用 3-8 译码器组成全加器 例14 用 4-10译码器(8421BCD码译码器)实现单“1”检测电路。  解 单“1”检测的函数式为 图 4 – 45 单“1”检测电路 例18 用数据选择器实现三变量多数表决器。 三变量多数表决器真值表及八选一数据选择器功能如表 4 - 17 所示。则 D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Di F A2 A 1 A0 表 4 – 17 真值表 与四选一方程对比 由公式确定Di如下： 为使F′=F则令 图 4 – 55 例 18 电路连接图 (2) 卡诺图法。此法比较直观且简便，其方法是：首先选定地址变量；然后在卡诺图上确定地址变量控制范围，即输入数据区；最后由数据区确定每一数据输入端的连接。 例 19 用卡诺图完成例 18。 解 由真值表得卡诺图如图 4-56 所示，选定A2A1为地址变量。 在控制范围内求得Di数：D0=0,D1=A0, D2=A0, D3=1。结果与代数法所得结果相同。 * 第四章 组合逻辑电路 第四章 组合逻辑电路 4.1 组合逻辑电路的分析 4.2 组合逻辑电路的设计 4.3 组合逻辑电路中的竞争与冒险 与或式 与非－与非式 与或非式 或与式 或非－或非式 与或式——————?与非－与非式 两次取反 或与式——————?或非－或非式————?与或非式 两次取反 摩根律 4.2 组合逻辑电路的设计 电路设计的任务就是根据功能设计电路。一般按如下步骤进行： (1) 将文字描述的逻辑命题变换为真值表，这是十分重要的一步。作出真值表前要仔细分析解决逻辑问题的条件， 作出输入、输出变量的逻辑规定，然后列出真值表。 (2) 进行函数化简， 化简形式应依据选择什么门而定。  (3) 根据化简结果和选定的门电路， 画出逻辑电路。 例 4 设计三变量表决器，其中A具有否决权。 解 第一步：列出真值表。 设A、B、C分别代表参加表决的逻辑变量，F为表决结果。对于变量我们作如下规定：A、B、C为 1 表示赞成， 为 0 表示反对。F=1 表示通过，F=0 表示被否决。真值表如表 4 - 4 所示。 第二步： 函数化简。 我们选用与非门来实现。画出卡诺图，其化简过程如图 4 - 6(a)所示，逻辑电路如图4 - 6(b)所示。 表 4 – 4 例 4 真值表 0 0 0 0 0 1 1 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 F C B A 图 4 – 6 例 4 化简过程及逻辑图 例 5 设计一个组合电路，将 8421BCD码变换为余 3 代码。 解 这是一个码制变换问题。由于均是BCD码，故输入输出均为四个端点，其框图如图 4 -7 所示。按两种码的编码关系，得真值表如表 4 - 5 所示。 图 4 – 7 码制变换电路框图 表 4 – 5 8421BCD码变换为余 3 代码真值 由于8421BCD码不会出现1010~1111这六种状态，故当输入出现这六种状态时，输出视为无关项。化简过程如图 4 - 8 所示。图 4 - 9 是转换电路的逻辑图，化简函数为： 图 4 – 8 例 5 化简过程 图 4 – 9 例 5 逻辑图 常用中规模组合逻辑部件的原理和应用 表 4 – 6 集成电路的划分 Medium-Scale Integration 4.3.1 半加器与全加器 1. 半加器设计 图 4 – 10 半