应用于锁相环的低功耗带隙基准电路研究与设计.pdfVIP

摘 要 摘 要 随着智能手机和移动通信设备的普及，无线通讯系统得到了快速地发展，更高的 集成度和更低的成本及功耗成为射频芯片研究热点。锁相环作为射频芯片中的重要模 块，也必须具备低时钟抖动、低相位噪声和低功耗的特点。 由于电源噪声对 PLL 的时钟抖动和相位噪声有很大的影响，所以需要高电源电 压抑制比的基准源电路，用于抑制电源噪声。 本文提出一种高电源电压抑制比、超低功耗、无片上电阻的带隙基准源。采用 Oguey 电流源结构来减小静态电流，以降低功耗；采用共源共栅电流镜以提高电源电 压抑制比和电压调整率。电路基于 SMIC 0.18-μm CMOS 工艺进行设计并流片。测试 结果表明，在温度范围 25 ℃-100℃内，温漂系数为 66 ppm/℃，电源电压范围为 1.8V - 3.3V 时，电压调整率为 0.9%，在 100 Hz 时，电源电压抑制比为-49 dB 。电路功耗 2 仅为 200 nW ，芯片面积为 0.01 mm 。 为了进一步适应锁相环低功耗、小面积的发展趋势，在上述电压基准源的基础上， 提出另一种全 MOSFETs 的极低功耗基准电压源。电路由一个结构新颖的纳安量级的 基准电流源和一个温度补偿电路构成；利用 CMOS 源极耦合差分对代替了传统带隙 电压源中所采用的电阻和 Bipolar 晶体管，不但减小了功耗和芯片面积，而且消除了 MOS 管体效应对电路的影响。采用 SMIC 0.18-μm CMOS 工艺进行电路设计和仿真， 2 结果表明，电路的温度系数为 90 ppm/℃，芯片面积为 0.006 mm ，功耗仅为 54 nW 。 关键词：电压基准；超低功耗；高电源电压抑制比；锁相环 I 万方数据 Abstract Abstract With the popularity of smart phones and mobile communication devices, wireless communication systems has been rapid development, higher integration, lower cost, lower power RF IC become a research hotspot. As an important module of RF IC, PLL should have low clock jitter, low phase noise and low power consumption. Since the power supply noise has a great influence on the clock jitter and phase noise of the PLL, a high power supply rejection ratio reference circuit used for suppressing power supply noise is needed. A high power supply rejection ratio, extremely low power voltage reference without resis