电子科技大学《数字逻辑设计及应用》Lec15-Chap 6.pptVIP

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2017-07-13 发布于浙江
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电子科技大学《数字逻辑设计及应用》Lec15-Chap 6.ppt

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Jin. UESTC Digital Logic Design and Application * Digital Logic Design and ApplicationLecture #17 Adder ALU UESTC, Spring 2013 * 5.10 Adder 1. Half Adder and Full Adder 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 A B S CO Truth Table for half adder Sum: S = A ? B Carry: CO = A·B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 CI X Y S CO Truth table for full adder * 5.10 Adder S = X ? Y ? CI X·Y 0 0 1 0 0 1 1 1 CI XY 00 01 11 10 0 1 CO X·CI CO = + + Y·CI = X·Y + (X+Y)·CI 1. Half Adder and Full Adder 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 CI X Y S CO Truth table for full adder * 5.10 Adder 1. Half Adder and Full Adder S = X ? Y ? CI X·Y X·CI CO = + + Y·CI = X·Y + (X+Y)·CI X Y CI S CO * 2. Ripple Adder Speed limited by carry chain X Y CI CO S X Y CI CO S X Y CI CO S X Y CI CO S C1 C2 C3 C4 C0 S0 S1 S2 S3 X0 Y0 X1 Y1 X2 Y2 X3 Y3 =0 Review of series comparator Faster adders eliminate or limit carry chain —— parallel adder, carry lookahead, * X Y CI CO S X Y CI CO S X Y CI CO S X Y CI CO S C1 C2 C3 C4 C0 S0 S1 S2 S3 X0 Y0 X1 Y1 X2 Y2 X3 Y3 X Y CMP EQI EQO X0 Y0 X1 Y1 XN-1 YN-1 EQ1 EQ2 EQN EQN-1 1 X Y CMP EQI EQO X Y CMP EQI EQO 串行比较器串行加法器 * 3. Iterative Circuit（迭代电路） Iterative：重复的, 反复的, [数]迭代的 PI CI CO PO PI CI CO PO PI CI CO PO C0 C1 C2 Cn PO0 PO1 POn-1 primary outputs PI0 PI1 PIn-1 primary inputs cascading outputs boundary inputs boundary outputs * 4. Carry-Lookahead Adders Carry-Lookahead(先行进位)：第 i 位的进位输出Ci与地位进位输入信号Ci-1无关，可由本位输入信号Xi和Yi决定。 Ci+1 = (Xi·Yi) + (Xi+Yi)· Ci = Gi + Pi · Ci carry generate carry propagate 1-bit full adder：Si =