电子科技大学《数字逻辑设计及应用》Lec22 chap 08 shift rigister.pptVIP

下载本文档

37
0
约9.63千字
约 40页
2017-07-13 发布于浙江
举报
版权申诉

电子科技大学《数字逻辑设计及应用》Lec22 chap 08 shift rigister.ppt

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

* sequence generator using counter + multiplexer 74x163 CLK CLR LD ENP ENT A QA B QB C QC D QD RCO EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y 74x151 Example: generate a 8-bit sequence+5V +5V 序列信号输出思考：使用输出端Y’时，Di怎么接？ * sequence generator using shift register （counter） Q2Q1Q0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0 D0 Shift left Q2 Q1Q0 0 1 00 01 11 10 D0 0 1 1 0 1 0 0 1 D = Q2?Q1’?Q0 + Q2’?Q1 + Q2’?Q0’ Example: generate a 8-bit sequenceN位移位寄存器计数器的状态循环中包含的最大状态数为2n. →每个状态对应一位串行输出，则N位移位寄存器计数器可循环产生的序列最大长度为2n . →对一个长度为m的序列，采用移位寄存器来产生，所需寄存器的个数（位数）至少为n≥log2m. 0 ↙ 0 ↙ 0 ↙ 1 ↙ 0 ↙ 1 ↙ 1 ↙ 1 ↙ ↗ 1 ↗ 0 ↗ 1 ↗ 1 ↗ 1 ↗ 0 ↗ 0 0 * sequence generator using shift register （counter） CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L Q0 Q1 Q2 组合逻辑 Example1 : generate a 8-bit sequence1 0 1 1 1 0 0 0 Q2Q1Q0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0 D0 LIN=D0 = Q2?Q1’?Q0 + Q2’?Q1 + Q2’?Q0’ sequence generator using shift register （counter） * Ex2：design a “101110” sequence generator；（minimum cost）通过移位特性构建状态图（假设左移；要求状态图中不能出现重复状态）；如果选则三位： 101 011 111 110 101 010 如果选则四位 Q3Q2Q1Q0： 1011 0111 1110 1101 1010 0101 F=1 F=0 F=1 F=1 F=1 F=0 F=1 F=0 F=1 F=1 F=1 F=0 没有重复状态，选用该状态机有重复状态101，舍弃该状态机 sequence generator using shift register （counter） * 根据状态图中的移位特性求其反馈函数F； Q3为串出；D0为串入；反馈函数的输出即次态的串入，D0= G(Qi）。 D0 For minimum cost design: D0=G =Q3’Q1’+Q3Q1 Q3Q2Q1Q0 输出序列取值→ Quiz: Fill the k-map of D0 for minimum risk design. G=1 G=0 G=1 G=0 G=1 G=1 反馈函数取值→ CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L Q0 Q1 Q2 Q3 组合逻辑 * D0 for minimum risk design Q3Q2Q1Q0 1011 0111 1110 1101 1010 0101 有效 0000 0010 无效 1100 1000 将未用的10个状态分别代入函数G=Q3’Q1’+Q3Q1中，计算反馈值，画出所有状态循环。有7个状态构成了2个死循环，需要改造。 1111 无效 0 1 改造后，G=Q3’Q1’+Q1Q0’+Q3Q2’ * Chapter 8 task (P791) 8.1