电子科技大学《数字逻辑设计及应用》数字设计原理与实践第7章作业答案.docVIP

第七章作业答案 7.4 画出图7-4中所示的S-R锁存器的输出波形，其输入波形如图X7-2所示。假设输入和输出信号的上升和下降时间为0，或非门的传播延迟是10ns（图中每个时间分段是10ns） 7.5 用图X7-4中的输入波形重作练习题7-5。结果可能难以置信，但是这个特性在转移时间比传输时间延迟短的真实器件中确实会发生。 7.6 图7-34表示出了怎样用带有使能端的D触发器和组合逻辑来构造T触发器。请表示出如何用带有使能端的T触发器和组合逻辑来构造D触发器。 解：对于带使能端的T触发器，EN=0时状态不变，EN=1时状态变化，列出D触发器的状态转换表可得： D Q Q* EN 0 0 0 0 0 1 0 1 1 0 1 1 1 1 1 0 EN=D’·Q+D·Q’=D⊕Q 7.7 请指出如何使用带有使能端的T触发器和组合逻辑来构造J-K触发器。 解：列出J-K触发器的状态转换表可得： Q J K Q* EN 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 1 1 0 1 JK EN Q 00 01 11 10 0 1 EN=J·Q’+K·Q 7.18 分析图x7—18中的时钟同步状态机，写出激励方程、激励/转移表，以及状态/输出表 （状态Q2Q1QO＝000—111使用状态名A—H)。 解：激励方程： 7.20分析图X7—20中的时钟同步状态机。写出激励方程、激励／转移表，以及状态/输出表（状态Q1Q2＝00—11使用状态名A—D）。 解：激励方程： , 输出方程： 转移方程： 转移表： 转移/输出表： 状态/输出表： 7.44 画出一个具有2个输入lNlT和X以及1个Moore型输出Z的时钟同步状态机的状态图。只要INIT有效，Z就一直为0。一旦1NlT信号无效，Z为0且应保持到：1)X在连续2个时钟触发沿上都是0；并且2) X在连续2个时钟触发沿上都是1（与这两种情况出现的顺序无关），然后Z的值才变为1，并且保持到INIT信号再次有效为止。要求画出整齐的状态平面图（即不要有交叉线）（提示：要求状态数不超过10）。 解：状态表为： 7.46 用D触发器设计一个时钟同步状态机，它的状态输出表如图x7—46所示。使用2个状态变量(Q1和Q2)，状态赋值为A=00，B＝01，C＝11，D=10。 解： 状态/输出表： 转移/激励表： 可得： 用J—K触发器重做练习题7.46 。 解： 时钟同步状态机的状态/输出表和转移/激励表如上题所示，得到JK触发器的设计过程如下： J-K触发器的应用表： 激励表： 7.21 ( d ) stateA: double—covered stateB: double—covered stateC: double stateD: double—covered , uncovered 1 1 1 1 激励/转移表： Q2Q1Q0 D2D1D0(Q2*Q1*Q0*) 000 100 001 000 010 101 011 001 100 010 101 110 110 111 111 011 状态表： S S (S*) A E B A C F D B E C F G G H H D XY Q1Q2 00 01 10 11 00 00 10 00 10 01 00 10 00 10 10 00 11 00 10 11 00 11 00 10 EN1EN2 XY Q1Q2 00 01 10 11 00 00,1 10,1 00,0 10,0 01 01,0 11,0 01,0 11,0 10 10,1 01,1 10,0 00,0 11 11,0 00,0 11,0 01,0 Q1*Q2*,Z XY S 00 01 10 11 A A,1 C,1 A,0 C,0 B B,