高速球栅阵列封装互连之球位设计与安排-台北科技大学.PDF

高速球柵陣列封裝互連之球位設計與安排 a b a b 陳俊宏 、洪國強 、陳文輝 、林丁丙 國立台北科技大學自動化科技研究所 a 國立台北科技大學電腦通訊與控制研究所 b 摘要 — 高速球柵封裝之球位安排如 同連接器的設 可分為單端信號及差動信號兩種，其中又以單端信號、 計是一樣重要 ，高速球柵封裝之信號球位或是電源數目 低工作電壓高速為最不易設計，以單端信號作為設計而 與球位是影響封裝尺寸的大小及互連之效能。因此高速 論，在印刷電路板上佈線設計可分為兩種佈線方式，分 匯流排信號完整性及電源完整性要求會影響到錫球位置 別為第一層佈線互連，另一種則是經過貫穿孔佈線的佈 及錫球數的多寡，進而影響封裝大小及高速匯流排的效 線方式。就單端信號傳遞高速數位信號而言，其信號的 能。本論文透過一實例高速球柵封裝的球位安排，連接 返回路徑即為電感最小的路徑[3] ，因此設計信號球位的 高速晶片封裝與印刷電路板，實現高速晶片與各種高速 返回路徑或回路電感最小化即為主要的設計依據。 匯流排的連接，並由量測結果驗證。 印刷電路板在第一層的佈線時，以信號球為圓中 一、 研究背景 心，圓的半徑為最近的返回信號路徑，此圓面積越小， 隨著電路中的元件擺設越來越密集，而能使用的空 即表示信號的迴路電感最小；圖一所示若佈線會經過貫 間卻逐漸縮小，且為了追求低驅動電壓、高輸出功率的 孔，則以信號貫孔為圓心，半徑大小則為信號貫孔與返 目標，使得電路中電磁現象造成的訊號完整性(Signal 回信號的貫孔所描繒出圓面積迴路電感，圖一中的兩個 Integrity, SI)及功率完整性(Power Integrity, PI)問題日趨 圓面積分別的表示球位 Signal 與 GND 的迴路電感及信 嚴重。以多層電路板為例，當 IC 在切換狀態時，會產 號貫孔 S_VIA 與接地 G_VIA 的迴路電感；由圖中在設 生瞬間的電流變化，造成電源層 (Power Plane) 的不穩 計時可儘量以直流信號作為返回的路徑；球柵陣列封裝 定，同時亦會干擾到其他元件的工作狀態，造成數位電 的球距是所能設計迴路電感的最小值，所以球距愈小將 路邏輯位準的判斷錯誤。而由瞬間的電流造成的干擾雜 對高速低電壓的數位信號有利；若是以此例第二及第三 訊稱為突波電流雜訊 (Delta-I Noise) 或接地彈跳雜訊 層為接地信號，所以可直接使用短路貫孔來降低信號時 (Ground Bounce Noise)[1][2] 。 所產生的貫孔雜訊。換言之，在信號安排上迴路電流路 現今高階數位產品功能推陳出新，大量的資料處 徑的信號球位應最靠近高速信號，在圖一的互連架構之 理，使得晶片的操作頻率愈來愈高、高速信號佈局愈來 下，印刷電路板的設計上還要多考慮同步切換雜訊在平 愈密集，因應密集的佈線需求，對於訊號傳遞的完整性 面波傳播所產生的干擾問題，一般大都將這些問題與電 要求也愈來愈高 ，高速晶片及高密集腳位的晶片封裝都 源完整性來討論 。利用此設計方法可有效的維持信號品 是使用球柵陣列封裝的方式來完成，因此球柵陣列封裝 質，而且也不需外加電容元件，即可提供切換雜訊的短 之球位安排設計 ，相對愈來愈重要，且可改善信號完整 路路徑。 性及電源完整性