可任意设定计算精度的整数除法器的VHDL设计.pdfVIP

与 囊 ≮ 第己口口B年己月 27卷 第己期 可任意设定计算精度的整数除法器的VHDL设计 朱卫华 郑留平 (南华大学电气工程学院 衡阳 421001) 摘 要：提出了十进制整数除法的VHDL设计方法。运用有限状态机，通过移位，循环减法，能高速地实现整数除法运算，并 能预定计算精度。如果系统时钟为50 MHz，进行1o位有效位数的十进制除法，其最长运算时间为2．2 s。 关键词：整数除法；VHDL；有限状态机；精度 中图分类号：TP791 文献标识码：B Design of the decimal integer divider pre-setting up precision in calculation based on VHDL Zhu Weihua Zheng Liuping (College of Electrical Engineering，University of South China，Hengyang 421001) Abstract．This paper gives a design of the decimal integer division based on VHDL．The integer divider operates quickly by using FSM and shifting and circular subtraction．The precision in calculation can be presetting up．The running time is not exceed 2．2 s to carry out decimal 10 bits effective numbers integer division in 50 MHz system clock． Keywords：integer division；VHDL；FSM；precision 到商的整数部分的各位的数值。比如只是4位数，则商的 0 引 言 整数部分不会超过4位数，商的整数部分先除以1 000，即 在用VHDL硬件描述语言进行数字系统设计中，常 将商的整数部分作为被减数，1 000作为减数，作减法，差 常要用到除法运算，而VHDL标准的程序包中只提供除 重新置人被减数，反复相减，直到被减数小于减数为止，记 数为2的整数平方运算。本文介绍了整数除法的VHDL 录能够相减的次数即得到商的整数部分的千位数值。依 设计实现。运用有限状态机，通过移位，循环减法，能高速 此继续下去，可得到商的整数部分的百位数值、十位数值 地实现整数除法运算，并能设定计算精度。 和个位数值。 上述算法是一种顺序方式，用VHDL硬件描述语言 1 设计原理 的有限状态机很容易实现。图1为状态转换图，其中假定 对于任意给定的2个整数datainl与datain2，设da— datainl与datain2是不超过4位数的整数，除法运算精确 tainl为被除数，datain2为除数。为得到两数相除的十进 到百分位。 制结果，在VHDL硬件描述语言中可通过减法运算来实 现除法运算。下面介绍该除法的算法实现。首先被除数 作为被减数，除数作为减数，作减法，差重新置人被减数， 反复相减，直到被减数小于减数为止，记录能够相减的次 数即得到商的整数部分。将所得的余数乘以1o作为被减 数，除数作为减数，作减法，差重新置人被减数，反复相减， 直到被减数小于减数为止，记录能够相减的次数即得到商 的十分位数值。