在现今SOC设计中，当周边装置(Peripheral IP)想要和中央处理器(CPU.PDF

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2017-08-05 发布于天津
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在现今SOC设计中，当周边装置(Peripheral IP)想要和中央处理器(CPU.PDF

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在现今SOC设计中，当周边装置(Peripheral IP)想要和中央处理器(CPU

www.EET- SoC SOC (Peripheral IP)(CPU) (Interrupt) (ISRInterrupt Service Routine) AndesCore™(IVIC Mode Internal Vector Interrupt Controller)(EVIC ModeExternal Vector Interrupt Controller) AndesCore™ CPU CPU AndesCore™(IVIC ModeInternal Vector Interrupt Controller)(EVIC ModeExternal Vector Interrupt Controller) AndesCore™ N968A-S 1.1 Definition AndesCore™ N968A-S 1.1.1 IVIC Mode AndesCore™ N968A-S 1632 1 CPUIVICSOC 32IVIC (ex: OR function)(ISR) N968A-SIVIC mode0~3 www.EET www.EET- (priority). 1.1.2 EVIC Mode IVICEVIC Interrupt Mode No. of Supported Interrupt Source IVIC 2/6/10/16 (extensible to 32) EVIC 64 1. AndesCore™ N968A-S 1.1.3 Interruption Vector Entry Points AndesCore™ N968A-SInterruption Vector TableVector EntryCPU Vector Entry (ISR) AndesCore™ N968A-S Interruption Vector Table Interruption Vector Table of IVIC Mode IVIC232 Interruption Vector Table 41 entry points (9 exceptions + 32 interrupts) Address = IVB.IVBASE + (entry number) * IVB.ESZ (VEP: Vector Entry Point) Entry number Entry point 0 Reset/NMI 1 TLB fill 2 PTE not present 3