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* 计算机组成原理计算机学院 */71 基本原理图 高速缓冲存储器Cache（7-3） * 计算机组成原理计算机学院 */71 主要包括四个部分： 取指/译码单元：顺序从L2cache中取程序指令，将它们译成一系列的微指令，并存入L1指令cache中。 乱序执行逻辑：依据数据相关性和资源可用性，调度微指令的执行，微指令可按不同于所取机器指令流的顺序被调度执行。 执行单元：它执行微指令，从L1数据cache中取所需数据，并在寄存器组中暂存运算结果。 存储器子系统：包括L2cache、L3cache和系统总线。当L2、L3cache未命中时，使用系统总线访问主存。系统总线还用于访问I/O资源。 高速缓冲存储器Cache（7-4） * 计算机组成原理计算机学院 */71 例题 [例2] 设某计算机采用直接映像Cache，已知容量为4096B（假设cache页大小为1B） 1）若CPU依次从主存单元0,1,…,99和4096,4097,…,4195交替取指令，循环执行10次，问命中率多少？ 2）如Cache存取时间为10ns，主存存取时间为100ns，Cache命中率为95%，求平均存取时间？ 1）命中率为0 2）T=10*0.95+100*0.05=14.5ns * 计算机组成原理计算机学院 */71 例题 [例3] 设某计算机Cache采用8路组相联映像，已知容量为16KB，主存容量为2MB，每个字块有8个字，每个字有16位。问：主存地址多少位（按字节编址），各字段如何划分（各需多少位）？ 2MB=221B，故主存共需21位 每个字块8个字，故块内地址为3位（23） 每个字有16位，每个字占1位字节（16/8=21） Cache内可分为214/ 23 *21=210块 由于采用8路组相联映像，每组包含8块（23），组内块号为3位，故Cache共分为210/23=27个组 主存高位地址 (7位) Cache组号(7位) 组内块号(3位) 块内地址(3位) 字节(1位) * 计算机组成原理计算机学院 */71 本 章 小 结 对存储器的要求是容量大、速度快、成本低。为了解决这三方面的矛盾，计算机采用多级存储体系结构，即cache、主存和外存。CPU能直接访问内存(cache、主存），但不能直接访问外存。 存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。 广泛使用的SRAM和DRAM都是半导体随机读写存储器，前者速度比后者快，但集成度不如后者高。二者的优点是体积小，可靠性高，价格低廉，缺点是断电后不能保存信息。 * 计算机组成原理计算机学院 */71 本 章 小 结 只读存储器和闪速存储器即使断电也仍然保存原先写入的数据。特别是闪速存储器能提供高性能、低功耗、高可靠性以及移动性，是一种全新的存储器体系结构。 双端口存储器和多模块交叉存储器属于并行存储器结构。前者采用空间并行技术，后者采用时间并行技术。这两种类型的存储器在科研和工程中大量使用。 * 计算机组成原理计算机学院 */71 本 章 小 结 cache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要的硬件技术，并且发展为多级cache体系，指令cache与数据cache分设体系。要求cache的命中率接近于1。 主存与cache的地址映射有全相联、直接、组相联三种方式。其中组相联方式是前二者的折衷方案，适度地兼顾了二者的优点又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想，因而得到了普遍采用。 * 计算机组成原理计算机学院 */71 作业 书本第101页，1，3 书本第102页, 5 书本第102页，9，10，11，13 13题修改如下：一个组相联cache由64个块组成，每组4块。主存储器包含4K个埠，每块128字。请表示内存地址的格式（采用字编址），并画出相应的地址映射示意图。 * 计算机组成原理计算机学院 */71 4、有冲突读写控制判断方法 (1)如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。 (2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。 无论采用哪种判断方式，延迟端口的BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。 双端口存储器（4） * 计算机组成原理计算机学院 */71 多模块交叉存储器（1） 一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式，一种是交叉方式 * 计算机组成原理计算机学院 */71 假设有n个存储体，每个存储体的容量为m个存储单元 顺序方式：