剖析verilog 概述.pptVIP

* CMOS三输入与非门 如果所有的输入端为“1”，则输出端Y为“0” 如果任何输入端为“0”，在输出Y为“1” 图39 CMOS与非门 6/6 * 1.4.3 CMOS两输入或非门 图40 CMOS或非门 * 1.4.4 CMOS传输门一 传输门: nMOS开关和pMOS开关相连而成。 EN_L和EN应该是互补的。 当nMOS和pMOS同时处于开状态，传输门两端的电阻非常小。 * CMOS传输门二 传输门是组成D触发器的一个重要器件，它是控制D触发器边沿触发的核心电路。 应用于D触发器的传输门，其栅极接时钟信号，且N管、P管上的时钟信号互补。 * 1.4.5 例题 练习1：说出右边电路的逻辑 * 练习2：说出下面电路逻辑 * 练习2：答案 * 练习3： 画出2路选择器门电路图。（威盛VIA ） * 练习3：答案 2选1 MUX符号： gate 图： * 4 总结： CMOS logic gates 静态CMOS ： 1.nMOS 下拉网络 2.pMOS 上拉网络 上拉关 上拉开 下拉关 Z 1 下拉开 0 X 总结:nMOS下拉网络、 pMOS上拉网络 华中科技大学远程教学 64 * 第一次作业 1. 画出p-bulk n-well CMOS 反向器的cross-section图（剖面图）。 2. 用CMOS基本逻辑门实现异或（两输入），写出其表达式、真值表，并画出schematic电路原理图。 * 课后练习-常见公司数字IC设计招聘题目1 1.please show the CMOS inverter schmatic, layout and its cross section with P-well process. Plot its transfer curve (Vout-Vin) And also explain the? operation region of PMOS and NMOS for each segment of the transfer curve? （威盛） * 课后练习-常见公司数字IC设计招聘题目2 2.用MOS管搭出一个二输入与非门。（扬智电子） 3.please draw the transistor level schematic of a cmos 2 input AND gate and? explain which input has faster response for output rising edge. (less delay? time)。（威盛） * 课后练习-常见公司数字IC设计招聘题目3 4.画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon） * 课后练习-常见公司数字IC设计招聘题目4 5.用一个二选一mux和一个inv实现异或。（飞利浦－大唐 ） 6.画出Y=A*B+C的cmos电路图。（科广） 7.用cmos基本逻辑门实现ab+cd。（飞利浦－大唐） 8.画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子） * 课后练习-常见公司数字IC设计招聘题目5 9.给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。 （Infineon） 10.用与非门等设计全加法器。（华为） 11.给出两个门电路让你分析异同。（华为） * * Next is a chatchy topic to entertain you a little bit. When do we start planning the next wafer size transition???? This is where we are. The history is that 11 years was needed for the latest transition. * 摩尔定律 1965年，英特尔（Intel）创始人之一戈登·摩尔（Gordon Moore）提出来。 其内容是指IC上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍 。 Integration Levels SSI: Small-scale Integration, Gates 10 2. MSl: Medium-scale Integration, 10Gates 1000 3. LSl: Large-scale Integration,