序列检测器Verilog实现（Verilog implementation of sequence detector）.docVIP

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2017-07-24 发布于河南
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序列检测器Verilog实现（Verilog implementation of sequence detector）.doc

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序列检测器Verilog实现（Verilog implementation of sequence detector）

序列检测器Verilog实现（Verilog implementation of sequence detector） --SRL16 is a shift register lookup table in an Virtex device. It has 4 inputs to select the length of the output sequence. Using XCV50-6 devices, a total of 5 Slice. Library ieee; Use ieee.std_logic_1164.all; Entity LFSR_A is Generic (cycleA0:integer:=26; CycleA3:integer:=4; Width:integer:=1); Port (clk:in std_logic); Enable:in std_logic; Fill_en:in std_logic; New_fill:in std_logic_vector (width-1 downto 0); DelayA0:out std_logic_vector (width-1 downto 0); End LFSR_A; Architecture, LFSR_A_ARCH, of, LFSR_A, is Signal data_in_A:std_logic_vector (width-1 downto 0); Signal delayA3:std_logic_vector (width-1 downto 0); Signal delayA0_int:std_logic_vector (width-1 downto 0); Type, my_type, is, array (0, to, cycleA0-1) of Std_logic_vector (width-1 downto 0); Signal int_sigA0:my_type; Type, my_type2, is, array (0, to, cycleA3-1) of Std_logic_vector (width-1 downto 0); Signal int_sigA3:my_type2; Begin Main:process (CLK) Begin If, CLK, event, and, clk=, 1, then If (enable= 1) then Int_sigA0=data_in_Aint_sigA0 (0, to, cycleA0-2); Int_sigA3=data_in_Aint_sigA3 (0, to, cycleA3-2); End if; If (fill_en= 0) then, data_in_A=delayA3, XOR, delayA0_int; Else data_in_A=new_fill; End if; End if; End process main; DelayA0_int=int_sigA0 (cycleA0-1); DelayA3_int=int_sigA3 (cycleA3-1); DelayA0=delayA0_int; End LFSR_A_ARCH; Library ieee; Use ieee.std_logic_1164.all; Entity LFSR_B is Generic (cycleB0:integer:=26; CycleB20:integer:=21; Width:integer:=1); Port (clk:in std_logic); Enable:in std_logic; Fill_en:in std_logic; New_fill:in std_logic_vector (width-1 downto 0); DelayB0:out std_logic_vector (width-1 downto 0); End LFSR_B; Architecture, LFSR_B_ARCH, of, LFSR_B, is Signal data_in_B:std_logic_vector (width-1 downto 0); Signal delayB20:std_logic_vector (width-1 downto 0); Signal delayB0_int:std_logic_vector (width-1 downto 0); Type, my_type, is, array (0, to, cycleA0-1) of Std_logic_vector (width-1 downto 0); Signal int_sigB0:my_type;