DDRSRAM与HSTL电平标准.docVIP

　　DDRSRAM与HSTL电平标准|第1 其读取电路设计和传统SRAM有所不同。本文对这种新型高速SRAM器件的应用进行了说明，并讨论了一种还不多见的电平标准HSTL。1 HSTL电平1.1 基本定义HSTL（High Speed Transceiver Logic）是由JEDEC（Joint Electron Device Engineering Council，属于电子工业协会EIA）在1995年正式制定的一种电路逻辑标准。HSTL是一种技术独立的数字集成电路接口标准，为了实现电压扩展和技术独立I/O结构而开发的。此标准所要求的I/O结构是差分放大输入（一个输入内部关联成一个用户提供的输入参考电压，此电压用于单端输入）和使用Vcco的输出。所谓技术独立，实际上指用来做输入参考和输出Vcco的电压，与器件本身的供电电压不同。HSTL最主要的应用是可以用于高速存储器读可。传统的慢速存储器访问时间阻碍了高速处理器的运算操作。在中频区域（100MHz和180MHz之间），可供选择基于单端信号的I/O结构有：HSTL、GTL/GTL+、SSTL和低压TTL（LVTTL）。在180MHz以上的范围，HSTL标准是唯一可用的单端I/O接口。利用HSTL的速度，快速I/O接口明显地提高了整个系统的性能。HSTL是高速存储器应用的I/O接口选择，同时也很完美地提供了驱动多个内存模块地址总线的能力。1.2 分类在HSTL标准中，根据输出缓冲特性的不同，HSTL被分为四种类型。其中，第1、3、4类为并行终端负载，第2类为串行终端负载。这里只给出第1类的负载情况，其他负载可以查阅本文参考资料。HSTL-I的电平特性如表1所示。 表1 HSTL-I输入输出基本参数参 数最小值典型值最大值VCCO VREF VTT VIH VIL VOH VOL IOH at VOH(mA) IOL at VOL(mA)1.40 0.68 - VREF+0.1 - VCCO-0.4 - -8 81.50 0.75 VCCO×0.5 - - - - - -1.60 0.90 - - VREF-0.1 - 0.4 - -HSTL-I的负载如图1所示。可以看出，HSTL-I需要使用50Ω电阻来平衡传输线阻抗，同时也需要一个外部的VTT来提供上拉电压。 500)this.style.ouseg(this) 2 DDR SRAM为了达到硬件设计要求，选用了目前世界上最快的SRAM器件——SAMSUNG DDR SRAM（K7D801871B）。该器件是512K×18 DDR SRAM，使用HSTL电平标准。其最快的型号可以达到工作频率333MHz，最大数据读取速率666MHz。DDR技术被大众熟悉主要是DDR SDRAM开始进入PC机内部，竞争内存市场。而DDR技术本身也是作为下一代高速内存标准而被提出的。具体说，DDR技术是利用时钟的上升沿和下降沿进行数据读/写操作，而不是以往只能在一个时钟周期内进行一次数据读/写操作，这也是DDR（Double Data Rate，双倍数据速率）名称的由来。从芯片技术发展来看，提高存储器芯片的时钟频率是比较困难的，尤其要和其他器件相配合，也无法将时钟频率一下子提升。利用DDR技术，可以在不提高时钟频率的基础上，将数据传输速率提高到原理的两倍（理论值），其实现难度相对较低。因此，DDR技术已经被广泛地用在SDRAM、SRAM等存储器中，并且还有了利用双端口技术进一步提升传输速度的QDR（Quad Data Rate）架结。为了数据输入时准确利用时钟的上升沿和下降沿，DDR SRAM的时钟要求差分输入，也就是说需要互为反相的两个时钟输入（K,K#）。另外，为了输出数据准确匹配时钟上升沿和下降沿，DDR SRAM专门提供了互为反相的两个输出时钟信号（C，C#）。DDR SRAM的内部系统结构如图2所示。 500)this.style.ouseg(this) 3 连接SRAM和一般TTL电路3.1 系统要求在本项目中，前端采样数据是经过PCI接口被读取到PC机中的，这一方式的选择也是为了实现高速数据流读写；选择PLX PCI9054来连接PCI接口和本地电路。PCI接口（包括PCI9054）使用TTL电平（5V和3.3V），而数据保存在使用HSTL电平的DDR SRAM中，这就要求在PCI接口电路和DDR SRAM中必须有电平转换。表2、表3分别给出TTL和HSTL的电平特性。 表2 TTL电平（单位：V）信 号最 小最 大VOH VOL VIH VIL2.4 - 2.0 -0.5- 0.4 5.5 0.8表3 HSTL电平（单位：V）信号最小最大典型测试条件VOH1.31.5-VDDQ=1.5 VREF=0.75 Vss=0 非可变阻抗VOL