计算机组成原理（西安理工大学）第二章 运算方法和运算器3.pptVIP

四位先行进位加法器的逻辑图 16位两级先行进位加法器 说明：(1)H＝高电平，L＝低电平. (2)*表示每一位均移到下一个更高位,即A*＝2A 　　注意：表2.5中算术运算操作是用补码表示法来表示的。 其中“加”是指算术加，运算时要考虑进位，而符号“＋”是指“逻辑加”。 其次，减法是用补码方法进行的，其中数的反码是内部产生的，而结果输出“A减B减1”，因此做减法时需在最末位产生一个强迫进位(加1)，以便产生“A减B”的结果。 另外，“A＝B”输出端可指示两个数相等，因此它与其他ALU的“A＝B”输出端按“与”逻辑连接后，可以检测两个数的相等条件。 4.两级先行进位的ALU 　　74181ALU设置了P和G两个本组先行进位输出端。如果将四片74181的P，G输出端送入到74182先行进位部件（CLA）,又可实现第二级的先行进位，即组与组之间的先行进位。 　 假设4片（组）74181的先行进位输出依次为 P0,G0,G1P1,P2,G2,P3,G3,那么参考式(2.37)的进位逻辑表达式,先行进位部件74182CLA所提供的进位逻辑关系如下： 　　Cn＋ｘ＝G0＋P0Cn 　　Cn＋ｙ＝G1＋P1Cn＋ｘ＝G1＋G0P1＋P0P1Cn 　　Cn＋ｚ＝G2＋P2Cn＋ｙ＝G2＋G1P2＋G0P1P2＋P0P1P2Cn　(2.38) 　　Cn＋4 ＝G3＋P3Cn＋ｚ ＝G3＋G2P3＋G1P1P2＋G0P1P2P3＋P0P1P2P3Cn　　　　＝G*＋P*Cn 其中 P*＝P0P1P2P3 G*＝G3＋G2P3＋G1P1P2＋G0P1P2P3 Cla74182 图2.13 　16位ALU的逻辑电路图 根据以上表达式，用TTL器件实现的成组先行进位部件74182的逻辑电路如图所示 ?????其中G*称为成组进位发生输出，P*称为成组进位传送输出。 下面介绍如何用若干个74181ALU位片，与配套的74182先行进位部件CLA在一起，构成一个全字长的ALU。 　　下图示出了用两个16位全先行进位部件级联组成的32位ALU逻辑方框图。在这个电路中使用了八个74181ALU和两个74182CLA器件。 很显然,对一个16位来说,CLA部件构成了第二级的先行进位逻辑,即实现四个小组（位片）之间的先行进位,从而使全字长ALU的运算时间大大缩短。 。 图2.13　用两个16位全先行进位部件级联组成的32位ALU 2.5.3 内部总线 　 为了减少内部的传送线并便于控制，通常将一些寄存器之间数据传送的通路加以归并，组成总线结构，使不同来源的信息在此传输线上分时传送。 　　根据总线所在位置，总线分为内部总线和外部总线两类。 内部总线是指CPU内各部件的连线， 外部总线是指系统总线，即CPU与存储器、I/O系统之间的连线。本节只讨论内部总线。 　　按总线的逻辑结构来说，总线可分为单向传送总线和双向传送总线。 单向总线：就是信息只能向一个方向传送。 双向总线：就是信息可以分两个方向传送，既可以发送数据，也可以接收数据 图2.14(a)是带有缓冲驱动器的4位双向数据总线。其中所用的基本电路就是三态逻辑电路。 当“发送”信号有效时，数据从左向右传送。反之，当“接收”信号有效时，数据从右向左传送。 这种类型的缓冲器通常根据它们如何使用而叫作总线扩展器、总线驱动器、总线接收器等等。 图2.14　由三态门组成的双向数据总线 　　图2.14(b)所示的是带有锁存器的4位双向数据总线。它主要由一个DE触发器和一个三态缓冲器组成。DE触发器是在一个普通D触发器上另加一个E输入端（允许端）而构成的。此处E输入端用以控制D的输入。若E＝0,即使D为“1”,也不能输入。当接收数据时，E＝1三态门被禁止，因而数据总线上的数据被接收到锁存器。当发送数据时，E＝0,三态门被允许，因而锁存器的数据发送至数据总线上。 2.5.4 定点运算器的基本结构 运算器包括ALU、阵列乘除器、寄存器、多路开关、三态缓冲器、数据总线等逻辑部件。 　　运算器的设计，主要是围绕ALU和寄存器同数据总线之间如何传送操作数和运算结果进行的。 　　在决定方案时，需要考虑数据传送的方便性和操作速度，在微型机和单片机中还要考虑在硅片 上制作总线的工艺。 计算机的运算器大体有如下三种结构形式