计算机组成原理（西安理工大学）实验三 3 基于FPGA的十六位机实验-讲课用.docVIP

实验三—3 基于FPGA的十六位机实验 一 十六位扩展实验板简介 （1）EP1C6Q240C8：是模型机主控芯片（核心器件），它是美国Altera公司生产可编程逻辑器件，该公司位于美国加州产品 EDA集成开发环境中） VHDL 语言描述硬件逻辑。学习使用EDA集成开发环境QuartusⅡ6.0。 2. 实验内容：用CPT16 的扩展实验板上的开关K1、K0做为输入、八段数码管LED3..LED0做为输出显示，用VHDL语言编写REG程序，下载到EP1C6中，实现十六位模型机的REG 输入输出功能。 3. 实验说明： 在REG.VHD程序设计中，规定 D 为输入数据，其值由K1 、K0 两组开关提供； R 为16位内部寄存器，用八段管LED3..LED0显示； EN 为寄存器选通信号，接在K4的第0个开关上； RST为为复位信号，接在K4的第7个开关上； CLK 时钟信号； 4. 实验步骤： １. 检查硬件连线：（在实验箱断电情况下） 检查16位实验板是否插好？ 检查开关KT是否拨向CPT16（向上）？ 检查串口线COM`1是否连接好？ 检查下载线LPT1是否----(JTAG？ 　 　 　 　 　 　 　 　 　 　 　 　 　 　 　 　 　　 　 ２．在Ｅ：盘上建立自己的设计目录 E:\deng 3 启动建立设计项目选择菜单File New Project… 4 建立设计文件选择菜单File New -------------------- MYREG.VHDL------------------- LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MYREG IS PORT ( D : IN STD_LOGIC_VECTOR(15 DOWNTO 0); -- K1, K0 R : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); -- LED3~LED0 RAM_BUS: OUT STD_LOGIC_VECTOR(36 DOWNTO 0); EN : IN STD_LOGIC; -- K4.0 RST: IN STD_LOGIC; -- K4.7 CLK: IN STD_LOGIC -- CLOCK ); END MYREG; ARCHITECTURE behv OF MYREG IS BEGIN PROCESS(CLK,RST,EN) BEGIN IF RST = 1 THEN R = (OTHERS=0); ELSIF CLKEVENT AND CLK = 1 THEN IF (EN = 0) THEN R = D; END IF; END IF; END PROCESS; RAM_BUS= (OTHERS=Z); END behv; 5. 把*.VHDL文件项目选择菜单项目项目选择菜单项目选择菜单“JTAG”，添加要编程的文件REG.SOF，点击program/configere 然后点击“Start”开始下载，有进度条显示。 到目前为止，我们已完成一个完整的MYREG设计。 9 验证MYREG设计的正确性 在CPTH环境下，打开FPGA 扩展板的界面。 按“连接CPT16”键，将实验板连接到计算机上。连机后其余按键字体变黑色可用。 拨动K4 的第7 位=1,复位，LED3~LED0应为0； 再拨K4 的第7 位=0， 拨动K1 、K0输入D 的值=0202H， 拨动K4 的0位=0，,myreg选通—EN； 按FPGA界面上的“单脉冲”，观察LED3~LED0（应为0202H）； 再拨K1 、K0输入D 的值=0404H， K4 的0位EN=1或=0，观察八段管LED3-LED0 的显示结果 实验结果表 K1~K0=0202H且,K4.0=0 K1~K0=0404H且,K4.0=1 K1~K0=0404H且,K4.0=0 LED3~LED0 思考题： 编写十六位运算器的VHDL程序——MYALU 实验任务：用CPT16 的扩展实验板上的开关K3 、K2、K1、K0做为输入、八段数码管LED0..LED3做为输出，用VHDL语言编写程序，下载到EP1C6中，实现十六位模型机的MYALU 功能见下表。 S2 S1 S0 MYALU 实现的功能 0 0 0 D = A+W 运算结果为A 加W 0 0