EDA技术及应用第5章1.ppt

* 第5章 VDHL程序设计介绍 * 硬件描述语言（HDL）是用来描述硬件电路的功能、信号连接关系及时序关系的语言，也是一种用形式化方法来描述数字电路和设计数字系统的语言。常用的硬件描述语言有ABEL、AHDL、VHDL、Verilog HDL、System-Verilog和System C等等。 VHDL ----Very high speed integrated circuit Hardware Description Language 超高速集成电路（VHSIC）硬件描述语言 美国国防部在80年代初研究VHSIC计划时组织开发的，并成功用于军方的设计项目. 2.IEEE 标准: IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993) 由于当时工业界的迫切需要，IEEE标准化委员会于1987年将其确定为标准硬件描述语言，1993年，又对此标准作了进一步修定. * （1）行为描述能力强 描述简单、方便 （2）丰富的仿真语句和函数库 可在高层次上进行仿真模拟 （3）支持大规模设计的分解和已有设计的再利用功能 实体、程序包、设计库等是并行工作和设计分解的基础 （4）EDA工具支持它的综合、仿真和优化 系统级、算法级、RTL级、逻辑级、开关级等 （5）对设计描述具有相对独立性 与具体的工艺技术和硬件结构无关 （6）良好的可扩展性 可轻易改变设计的规模和结构 3. VHDL语言特点 * VHDL：行为级描述 描述层次高，适宜电路高级建模，设计工作量小 综合过程：行为级－RTL级－门电路级 Verilog－HDL：RTL级描述 描述层次低，适宜描述门级电路，设计工作量大 综合过程：RTL级－门电路级 ABEL-HDL: RTL级描述 描述层次和综合过程同Verilog 多用在小规模的PLD 设计中，如GAL等 在全定制集成电路设计中不如VHDL、Verilog-HDL使用普遍 4.常用的三种硬件描述语言的比较 * 配 置 结 构 体 库、程序包 实 体 5.1 VHDL程序的基本结构 * library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter10 is port(en,reset,clk:in std_logic; q:buffer std_logic_vector(3 downto 0); co:out std_logic); end counter10; architecture behav of counter10 is begin process(clk,reset,en) begin if reset=1 then q=0000; elsif clkevent and clk=1 then if en=1 then if q1001 then q=q+1; else q=0000; end if; end if; end if; end process; co=1 when q=1001 else 0; end behav; * 在VHDL设计中，实体是其最基本的结构。 实体类似于原理图中的一个部件符号，并不描述设计的具体功能， 只定义了该设计所需的全部输入/输出信号。 对系统进行分层设计时，各层的设计模块都可作为实体。 顶层的系统模块是顶级实体，低层次的设计模块是低级实体。 描述时，高级实体可将低一级实体当作元件来调用。 5.1.1 实体（Entity） * a b s y mux21a 图5.1.1 2选1数据选择器 例：2选1数据选择器的实体描述 【程序5.1.1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT)