VerilogHDL硬件描述-4.ppt

Verilog HDL硬件描述语言Hardware Description Language(HDL) gray code （格雷码） gray计数器实现以下转换逻辑的二进制计数器： 1） gray码第一位（最左边的位）与其二进制码第一位相同； 2) gray码第二位是其二进制码第一位和第二位相异或的结果，依此类 推；也就是说，二进制码的每一对相邻位相异或就得到下一位gray码。 johnson 计数器 异步置位与复位 异步置位与复位是与时钟无关的。当异步置位与复位到来时它们立即分别置触发器的输出为1或0，不需要等到时钟沿到来才置位或复位。把它们列入always块的事件控制括号内就能触发always块的执行，因此，当它们到来时就能立即执行指定的操作。 异步置位与复位是用always块和事件控制实现的。事件控制的语法: always@( 沿关键词 时钟信号 or 沿关键词 复位信号 or 沿关键词 置位信号 ) 沿关键词包括 posedge（用于高电平有效的set、reset或上升沿触发的时钟）和 negedge（用于低电平有效的set、reset或下降沿触发的时钟），信号可以按任意顺序列出。 异步置位与复位 事件控制实例 1) 异步、高电平有效的置位 always@(posedge clk or posedge set) if(set) 语句 else 语句 /*与时钟同步的逻辑*/ 2) 异步低电平有效的复位 always @(posedge clk or negedge reset) if(!reset) 语句 else 语句 /*与时钟同步的逻辑*/ 3) 异步低电平有效的置位和高电平有效的复位 always @( posedge clk or negedge set or posedge reset ) if(reset) 语句 else if(!set) 语句 else 语句 /*与时钟同步的逻辑*/ 异步置位与复位 4) 带异步高电平有效的置位与复位的always块样板 always @(posedge clk or posedge set or posedge reset) begin if(reset) begin /*置输出为0*/ end else if(set) begin /*置输出为1*/ end else begin /*与时钟同步的逻辑*/ end end 异步置位与复位 同步置位与复位的二进制计数器 同步置位与复位 同步置位与复位是指只有在时钟的有效跳变沿时刻置位或复位信号才能使触发器置位或复位(即,使触发器的输出分别转变为逻辑1或0)。 不要把set和reset信号名列入always块的事件控制表达式，因为当它们有变化时不应触发always块的执行。相反，always块的执行应只由时钟有效跳变沿触发，是否置位或复位应在always块中首先检查set和reset信号的电平。 事件控制语法: always@(沿关键词 时钟信号) 其中沿关键词指 posedge（正沿触发）或 negedge（负沿触发） 同步置位与复位 事件控制实例 1) 正沿触发 always@(posedge clk) 2)负沿触发 always@(negedge clk) 3) 同步的具有高电平有效的置位与复位端的always块样板 always @(posedge clk) begin if(reset) begin /*置输出为0*/ end else if(set) begin /*置输出为1*/ end else begin /*与时钟同步的逻辑*/ end end 同步置位与复位 分频电路 多路器设计实例 多路器的设计实例 always块小结 每个always块只能有一个事件控制“@(event-expression)”,而且要紧跟在always关键字后面。 always块可以表示时序逻辑或者组合逻辑，也可以用always块既表示电平