VHDL全加器的设计.doc

实验四 全加器的设计 实验目的 通过VHDL语言设计4位全加器，掌握加法器的设计方法；学习利用软件工具的模块封装（1位全加器）及连接使用方法，在软件工具的原理图输入法下完成4位全加器的设计。 实验原理 根据数字电路全加器的理论知识，按图1所示的1位全加器的管脚图进行设计。 图 1 1位全加器管脚图 实验内容 用VHDL语言设计1位全加器，进行编译、波形仿真及器件编程。代码一见附录，仿真图如下 图 2 1位全加器功能仿真图 使用原理图设计4位全加器进行编译、波形仿真及器件编程。原理图如下 图 3 4位全加器的管脚图 仿真图如下 图 4 4 位全加器功能仿真图 用VHDL语言设计4位全加器，进行编译、波形仿真及器件编程，代码二见附录，仿真图如下 图 5 4位全加器功能仿真图 附录 代码一、 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity swqjq is port (a,b:in std_logic; ci:in std_logic; co:out std_logic; s:out std_logic); end swqjq; architecture zhang of swqjq is begin process (a,b,ci) begin if(a=0and b=0and ci=0) then s=0; co=0; elsif(a=1and b=0and ci=0) then s=1; co=0; elsif(a=0and b=1and ci=0) then s=1; co=0; elsif(a=1and b=1and ci=0) then s=0; co=1; elsif(a=0and b=0and ci=1) then s=1; co=0; elsif(a=0and b=1and ci=1) then s=0; co=1; elsif(a=1and b=0and ci=1) then s=0; co=1; else s=1; co=1; end if; end process; end zhang; 代码二、 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity adder4b is port ( ci:in std_logic; a,b:in std_logic_vector(3 downto 0); s:out std_logic_vector(3 downto 0); co:out std_logic ); end adder4b; architecture zhang of adder4b is signal sint:std_logic_vector(4 downto 0); signal aa,bb:std_logic_vector(4 downto 0); begin aa=0a(3 downto 0); bb=0b(3 downto 0); sint=aa+bb+ci; s(3 downto 0)=sint(3 downto 0); co=sint(4); end zhang;