8核NoC原型芯片设计与应用性能评估 Design and performance evaluation of an 8 core NoC prototype.pdfVIP

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2017-08-12 发布于上海
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8核NoC原型芯片设计与应用性能评估 Design and performance evaluation of an 8 core NoC prototype

第23卷第1I期电子测量与仪器学报场L23 No．1l 2009年11月 joURNALoFELECTRoNlcMEAsUREMENTANDlNSTRUMENT · 89· 8核NoC原型芯片设计与应用性能评估木耿罗锋张多利高明伦 (△肥工业大学微电子设计研究所，合肥230009) On 摘要：片上网络(Network 杂度的大幅提高，从而使得传统仿真方式会消耗过多的时间。提出了一种有效的基于FPGA器件的多核系统原型设计与性能评估方法。实现r一款集成了8个处理核的NoC架构下的多处理核系统原型，并通过两种实际应用对系统性能进行评估和探索。实验结果表明，该原型在矩阵乘法应用和JPEG图片解码应用中加速比最高分别可达到7．53和2．75。而相对于层次化总线架构，NoC架构的通信性能町提高5％～40％。关键词：片上网络；多核硬件原型；性能评估中图分类号：TN402 文献标识码：A 国家标准学科分类代码：520．30 and evaluationofan8coreNoC Designperformance prototype DuoliGao Luofeng Geng Zhang Minglun of (HefeiUniversity 230009，China) Technology,Hefei Abstract：The a solutionforthefuture Network-on—Chip(NoC)ispromising on—chip theNoCarchitecturethe increaseof causethe simulation bringssignificant designcomplexity，whichmay unacceptable timeunderthe traditionalsimulationmethods．This aneffectiveFPGA—basedfor and paperproposed way designing the ofNoC NoC—based 8 cores，is evaluatingprototype system．A multiprocessorsystem，whichintegratedprocessor inthis undertwodifferentreal isevaluatedand implementedpaper．Thesystemperformance applications explored．The resultshowsthatthe this Canreach7．53inmatrix of and2．75inJPEG speedupperformanceprototype multiplication tothe bus NoCarchitecturecan the