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PITL--------功率集成技术实验室 PITL 功率集成技术实验室 UIS机理介绍 CSMC培训 ---马荣耀 * UIS机理 UIS失效的基本原理： 基区电阻随温度上升，导致寄生BJT 激活。BJT产生的温度形成正反馈，增大BJT的电流。因此对于多cell并联的VDMOS，器件电流很可能集中到某一个cell里，导致过热而失效。 n+ n+ p+ p+ p n+ n- drain source p CGSM CGS2 CGS1 CGD1 CDS Cox 对于VDMOS的元胞，因为存在电流的负反馈作用，因此，在array内部，失效的cell应该随机的。 * 靠近沟道的BJT其Rb最大，也最先开启。 减小电流增益，表现为减小pbase区电阻或总的base区电阻。 深扩散P+工艺，需要额外的版次，并且工艺时对准失调可能导致pbase区电阻的不均匀进而导致器件内部导通电流的不均匀。 先固定电感、Vdd和Vgs幅度，然后加电流（开启，控制VG的脉冲宽度）测试直到管芯击穿， 这样可以得到一个雪崩击穿电流值。但这个参数和测试仪器以及电感值关系很大，而且一般产品都不能达到datasheet上的那个测试值的。 * 雪崩击穿能量的一般计算公式 EAS: Single Pulse Avalanche Energy。 代表功率MOSFET/DIODE等器件的强健性的重要指标。 * 关断之后，由于没有惯性二极管来放电，电感中储存的能量必须在器件内泄放。（必须通过DMOS强制泄放） DMOS在关断时流过大电流，进而产生大量的热，最终导致器件热烧毁（失效）。 器件所能够承受的最大能量，就是器件的雪崩击穿能量。 雪崩击穿能量表征了极限条件下的器件的可靠性。 * 影响器件UIS的因素： 1）器件结构和参数 2）芯片版图结构 3）工艺过程 4）封装与测试 影响器件UIS的因素： * BVDSS 器件所能够导通的最大电流 器件的抗寄生BJT开启能力 栅源电容、栅漏电容 终端结构等 1）器件结构和参数： * 元胞数目 局部结构 关键部位的处理造成的寄生结构或者薄弱结构等 2）版图结构 * 工艺BIAS的控制 Mask对准精度 沾污、缺陷等 3）工艺过程 * 电感负载L的大小 所加VG的脉冲宽度等 封装寄生参量 测试设备的寄生参量 4）测试电路上 * 器件导通时的电流变化速率： 确定L和VDD进而确定di/dt * 电感放电，迫使器件进入击穿区。全部能量都泄放完的过程中，电流线性减小到0。电感放电的过程中，DMOS将持续击穿。 器件关断后，电感内的电流变化速率 电感产生的感应电动势 * DMOS的漏极和源极之间的实际电压 当VDS超过器件的BVDSS时，器件进入击穿区。 * 当器件突然关断时，为维持器件上的电流，结点A处的空间电荷区展开，形成的位移电流来维持全部的电流，同时空间电荷区来支撑全部的漏电压VDS，此时整个器件的电场增大。这个过程一直持续到A点发生雪崩击穿。 UIS时的器件内部机理（1） * 雪崩刚开始时，结A处的温度很高(电流主要从此方向流入源)，但是随着热的扩散，结B处的温度也上升，于是在接下来的过程中，大部分电流转移到B处。 UIS时的器件内部机理（2） * UIS时的器件内部机理 当PBODY的温度足够高时，本征载流子浓度ni(T)增大，于是基区电阻RB也随之增大。于是，在结点B处，由于其RB最大，因此寄生BJT最先导通。N＋源开始注入电子，形成一个窄的电子电流通路。 * 由于寄生BJT的正反馈作用，整个结构的电流都向B点集中，同时A点的雪崩电流消失。B点产生强热，电流从垂直方向的流动转变为密度更高的流动（更集中），并且高温点从器件内部转移到了靠近表面的地方。（从A点移动到B点） * 此时的电子电流表达式： 其中Wbase是基区宽度。 温度升高使 增大，于是这个电子电流增大。 * 同时， 又被B处的雪崩倍增系数MnB放大，从而增大了漏极电流。 当 足够大时，对MnB的要求就变小，因此此时的VDS就下降到低于BVDSS的水平。 * Jndiff与时间的关系： 其中，TB为pbody温度，Adiff是电流路径的截面积，cv为晶格热容量（温度升高一度需要吸收的热量）。 * 上述方程有一个不稳定的解。从初始均匀状态的略微偏离，就会导致电流向一个元胞的集中。初始时，电流是均匀的，如果一个cell电流自发增大，则自加热小于产生的负反馈会降低此电流，使其重新回到均匀状态。因此，cell array内的failure是随机的，或者基本上取决于工艺上带来的细微差异。 * 容易出现UIS失效的位置一般为： A、元胞 B、终