8086的总线操作和时的序.ppt

“引脚” 小结 CPU引脚是系统总线的基本信号 可以分成三类信号 16位数据线：D0 ~ D15 20位地址线：A0 ~ A19 控制线： ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、Vcc、GND Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 5.3 8086的总线时序 时序（Timing）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系 CPU时序决定系统各部件间的同步和定时 总线时序描述CPU引脚如何实现总线操作 5.3.1 基本概念 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 总线操作是指CPU通过总线对外的各种操作 8086的总线操作主要有： 存储器读、I/O读操作 存储器写、I/O写操作 中断响应操作 总线请求及响应操作 CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti 描述总线操作的微处理器时序有三级 指令周期 → 总线周期 → 时钟周期 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码 任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期 只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期 CPU响应可屏蔽中断时生成中断响应总线周期 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 总线操作中如何实现时序同步是关键 CPU总线周期采用同步时序： 各部件都以系统时钟信号为基准 当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器） CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 5.3.2 典型时序分析(最小组态的总线时序) 介绍微处理器最基本的4种总线周期 存储器读总线周期 存储器写总线周期 I/O读总线周期 I/O写总线周期 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1. 存储器写总线周期 T1状态——输出20位存储器地址A19 ~ A0 IO/M*输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号WR*和数据D7 ~ D0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 2. I/O写总线周期 T1状态——输出16位I/O地址A15 ~ A0 IO/M*输出高电平，表示I/O操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号WR*和数据D7 ~ D0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3. 存储器读总线周期 T1状态——输出20位存储器地址A19 ~