多码率ldpc码高速译码器的设计与实现 design and implementation of a high-throughput decoder for multi-rate ldpc code.pdfVIP

第14卷第2期 电路与系统学报 V01．14No．2 2009年4月 JOURNAL0FCIRCUITSANDSYSTEMS 2009 April， 文章编号：l007-0249(2009)02-000l-06 多码率LDPC码高速译码器的设计与实现★ 管武， 乔华， 董明科， 项海格 (北京大学卫星与无线通信实验室，北京100871) 摘要t低密度奇偶校验码(LDPc码)以其接近香浓极限的性能得到了广泛的应用。如何在FPGA上实现多码率 计了这种多码率LDPC码的高速译码器，该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资 源利用结构，并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码，提高了资源利用率和译码速 码译码器。测试结果表明，译码器的有效符号速率达到200Mbps。 关键词。低密度奇偶校验码(LDPC码)；多码率；译码器；高速 TN911．22 A 中图分类号t 文献标识码t 1 引言 LDPC码以其接近香浓极限的优异性能和可并行解码的译码结构[1，2】，得到了广泛的青睐，成为 DVB．S2【引、wiMAxl4J等通信标准的选用信道编码。可以预见，在不久的将来，LDPc码将在通信领域 得到广泛的应用。 为了适应未来通信系统的多速率要求，多码率LDPC码的研究和实现成为一个研究热点。目前， 的编码矩阵和校验矩阵都相同，通过对信息位的凿孔实现码率的调整；这是一种变码长的多码率LDPC 码，由于其码长的改变，并不适用于等长数据帧通信。另一类是合并校验阵的行构成的多码率LDPC 码【6】，这类码由合并低码率校验阵的行构成高码率校验阵，是一种等码长多码率LDPC码，而且各种 码率校验阵的二分图极其相似，易于硬件实现；不过由于合并校验阵的行时易出现短环，因此其高码 率码的性能稍有损失。第三类是拆分校验阵的行构成的多码率LDPC码[7】，这类码与第二类相反，通 过拆分高码率校验阵的行构成低码率校验阵，与第二类码有相同的优点，即是一种等码长多码率LDPC 码，且各种码率校验阵的二分图极其相似，易于硬件实现；同时，拆分校验阵的行可以消除短环，因 此其各种码率码的性能都比较好。 现上取得了巨大发展，在FPGA上实现了半并行的LDPC码译码器【91。 本文主要对【7】中的多码率LDPC码校验阵组进行了分析和研究，设计了半并行的运算结构和不同 码率码共用相同的存储单元的存储资源利用结构的译码结构；并根据译码中变量节点和校验节点分时 运算的特点，设计了交替利用和算法与积算法功能单元同时完成对两个码字译码的多码率LDPC码译 码器；最后在FPGA上实现了该译码器。文章结构上，第2节简单介绍了文【7】中的多码率LDPC码； 实现结果及结论。 ． 2007·05-16 ‘收藕日期t 修订日期：2007·06·17 基盒项且·预研基金项目(9140w02) 万方数据 2 电路与系统学报 第14卷 2 多码率LDPC码的码型描述 鹤长嚣=8054，共有严?嫩6怒、5擂、4鹅耱3惩五种 文【7】中梭造7一种第三类多码率LDpC玛， 码率，是一种鼹换单位矩阵LDPC码。其校验 阵以鼹换单位矩阵块和全零方阵块为单位构 成，校验矩障参数鲡表l。 该多码率校验阵组首先构造7／8码率的校 验阵；在此基础上，对7／8码率校验阵的9个 块行进行拆分，变成18个块雩亍，构造盘6，8码 率的校验阵；褥对6／8码率校验阵的18个块行 进行拆分，变成27个块行，构造蹴5／8码率的 校验阵；再对5您码率校验阵的27个块行进行 f韶努嗡 f篷爿翌 拆分，变成36个块行，构造出4／8码率的校验 阵；最后对4越码率校验阵的36个块行进行拆M{j霪鼋卜籼{刍鬻崩《圭 分，变成45个块行，构造出3／8码率的校验阵。l