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第六讲 电路参数的提取 主要内容 信号传输延迟 功耗 MOS管的参数 CMOS电路的闸流（Latch-up）效应 电路设计举例 6.1 信号传输延迟 数字电路的延迟由四部分组成： 门延迟 连线延迟 扇出延迟 大电容延迟 6.1.1 CMOS门延迟 门延迟的定义 本征延迟 上升时间tr：输出信号波形从“1”电平的10%上升到90%需要的时间。即：V0：10%~90%Vdd。 下降时间tf：输出信号波形从“1”电平的90%下降到10%需要的时间。即：V0：90%~10%Vdd。 延迟时间td：输入电压变化到50%Vdd的时刻到输出电压变化到50%Vdd时刻之间的时间差。 6.1.1 CMOS门延迟 前级反相器的负载电容约为后级反相器的两个晶体管栅电容之和： Cl=Cgp+Cgn=Cox(WpLp+WnLn)=C?(WpLp+WnLn) 6. 1.1 CMOS门延迟 1、下降时间： 设：输入波形为理想脉冲 Cl上的电压从0.9Vdd下降到Vdd-Vtn过程中，N管工作在饱和区 Cl上的电压从Vdd-Vtn下降到0.1Vdd过程中，N管工作在线性区 根据放电电流的瞬态方程： 6. 1.1 CMOS门延迟 （1）当VoVdd-Vtn时： 令：Vo从0.9Vdd下降到Vdd-Vtn时间为tf1 （2）当Vo Vdd-Vtn时： 令：Vo从Vdd-Vtn下降到0.1Vdd时间为tf2 6. 1.1 CMOS门延迟 CMOS反相器下降时间为： 设：Vtn=0.2Vdd Vdd=5v 2、上升时间： 由充电电流的瞬态方程： 6. 1.1 CMOS门延迟 （1）当Vo|Vtp|时： 令：Vo从0.1Vdd上升至|Vtp|时间为tr1 （2）当Vo|Vtp|时： 令：Vo从|Vtp|上升至0.9Vdd的时间为tr2 6. 1.1 CMOS门延迟 CMOS反相器的上升时间为： 设：|Vtp|=0.2Vdd 如果两管尺寸相同： 时， 有： 6. 1.1 CMOS门延迟 两管尺寸相同时，上升延迟时间比下降延迟时间长，这是因为电子迁移率大于孔穴迁移率的原因。 若要求tr=tf，则要求?n=?p 即： 6. 1.1 CMOS门延迟 3、延迟时间： 根据延迟时间的定义：td为输入信号变化到50%Vdd时刻的时刻到输出电压变化到50%Vdd时刻之间的时间差。但这样的延迟 比较难以计算。 6. 1.1 CMOS门延迟 通常假设输入信号为理想的阶跃信号的情况下，计算门的平均延迟时间： 6.1.2连线延迟 在计算连线延迟时，我们用最简单的RC网络模型。考察节点Vi的时间响应： 6.1.2连线延迟 当网络节点分得很密时，上式可写成微分形式： 式中：r为单位长度电阻，c为单位长度电容。通常信号在连线上的传播延迟时间可以用下式估算： 其中：l为连线长度，由于 ，l在连线延迟中起主要作用。为了减小延迟时间，可行的策略是在连线中加若干个Buffer。 6.1.3 电路扇出延迟 逻辑门的输出端所接的输入门的个数称为电路的扇出：Fout 对于电路扇出参数的主要限制是： 6.1.3 电路扇出延迟 扇出端的负载等于每个输入端的栅电容之和： 在电路设计中， 如果一个反相器的扇出为N，即Fout=N。其驱动能力应提高N倍，才能获得与其驱动一级门相同的延迟时间。否则它的上升及下降时间都会下降N倍。 6.1.3 大电容负载驱动电路 问题：一个门驱动非常大的负载时，会引起延迟的增大。由于外部电容比芯片内部标准门栅电容可能要大几个数量级。要想在允许的门延迟时间内驱动大电容负载，只有提高 ，即增大W，将使栅面积L?W增大，管子的输入电容（即栅电容）Cg也随之增大，它相对于前一级又是一个大电容负载。如何解决这一问题呢？ Mead和Conway论证了用逐级放大反相器构成的驱动电路可有效地解决驱动大电容负载问题 6.1.3 大电容负载驱动电路 例如：设一个标准反相器： 如果不增加反相器的驱动能力，其延迟时间将增大27倍。 6.1.3 大电容负载驱动电路 逐级放大方法：为了保证输出低电平Vol不变，而维持标准反相器的 不变的条件下，逐级放大驱动管和负载管的宽长比，使每级放大的比例因子f相等。 6.1.3 大电容负载驱动电路 经过N级放大后，则总延迟时间为：T=N× ，f称为几何放大因子。 在实际的电路设计中，如何确定放大器的级数？可以分两步进行： （1）根据设计要求：tr、tf及CL，计算末级MOS管的尺寸。 （2