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* 第6章 CMOS 组合逻辑门的设计 * 为什么称之为多米诺? Clk Clk Ini PDN Inj Ini Inj PDN Ini PDN Inj Ini PDN Inj 因为在预充电期间，所有的输入都置为0。在求值期间，第一个多米诺块的输出或停留在0或从0→1翻转，从而影响第二个门。这一影响可以在整个多米诺链上传播，Like falling dominos! 第十五讲 CMOS组合逻辑门的设计—Part V * 第6章 CMOS 组合逻辑门的设计 * 多米诺逻辑门的特性 由于每一个动态门都有一个静态反相器，因此只能实现非反相逻辑。 可以达到非常高的速度 只存在上升沿的延时，而tpHL等于零。 扇出减少，因为每个负载门只需考虑一个栅电容 – 这意味着逻辑强度较小。 第十五讲 CMOS组合逻辑门的设计—Part V * 第6章 CMOS 组合逻辑门的设计 * 设计多米诺逻辑应注意的问题 M p M e V DD PDN Clk In 1 In 2 In 3 Out1 Clk M p M e V DD PDN Clk In 4 Clk Out2 M r V DD 在预充电时 所有输入 = 0 理论上可以取消求值管! 然而这样做会延长预充电周期，其大小等于关键路径的延时。此外还会造成上拉和下拉器件同时导通时的额外功耗 第十五讲 CMOS组合逻辑门的设计—Part V * 第6章 CMOS 组合逻辑门的设计 * Footless Domino 无求值管的多米诺逻辑 多米诺链中的第一个门需要一个预充电控制开关。 预充电是逐级进行的 – 在此期间会有短路电流出现。 一种解决方法是逐级延迟预充电时钟。 第十五讲 CMOS组合逻辑门的设计—Part V * 第6章 CMOS 组合逻辑门的设计 * Differential (Dual Rail) Domino 双轨多米诺 A B Me Mp Clk Clk Mkp Clk Out = AB Mkp Mp 解决多米诺动态门只能实现非反相逻辑的问题 1 0 1 0 on off Out = AB A B A=1 B=1 缺点：功耗增加。因为不论输入为何值每个时钟周期必定有一次翻转。 第十五讲 CMOS组合逻辑门的设计—Part V * 第6章 CMOS 组合逻辑门的设计 * np-CMOS In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PUN In5 Me Mp Clk Out2 (to PDN) 1 ? 1 1 ? 0 0 ? 0 0 ? 1 这种结构保证了后级电路不会错误地充放电。 Clk 使用两种类型的动态逻辑，n型树和p型树。 无额外的反相器 Clk=0时预充电 Clk=0时预充电 Clk=1时求值 Clk=1时求值 p型树逻辑门预充电至0电位， n型树逻辑门预充电至VDD。 在求值期间若PUN导通，则Out2进行0→1翻转。 若PDN导通，则Out1进行1→0翻转。 np-CMOS逻辑的缺点是PMOS管的电流驱动较弱，所以p型树模块比n型树模块慢。要使它们的传播延时相等需要额外的面积。同时由于缺少缓冲器，在门之间也存在与动态节点的连线。 第十五讲 CMOS组合逻辑门的设计—Part V * 第6章 CMOS 组合逻辑门的设计 * NORA Logic 无竞争逻辑 In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PUN In5 Me Mp Clk Clk Out2 (to PDN) 1 ? 1 1 ? 0 0 ? 0 0 ? 1 to other PDN’s to other PUN’s WARNING: Very sensitive to noise! 第十五讲 CMOS组合逻辑门的设计—Part V * 第6章 CMOS 组合逻辑门的设计 * 本讲小结： 动态门省去了PUN网络，但需要增加预充电管和求值管且设计时需注意电荷泄漏与电荷分享等问题。 动态门不能直接级联，应采用多米诺逻辑进行连接。 第十五讲 CMOS组合逻辑门的设计—Part V * 第6章 CMOS 组合逻辑门的设计 * 谢谢同学们的课堂参与! 第十五讲结束 第十五讲 CMOS组合逻辑门的设计—Part V * 第6章 CMOS 组合逻辑门的设计 * 课堂答疑及布置课外作业 双向交流，提问与答疑。 书面作业： 见习题资料； 阅读作业： 请阅读教材的第六章。 第十五讲 CMOS组合逻辑门的设计—Part V 第六章 CMOS 组合逻辑门的设计 第六章 CMOS 组合逻辑门的设计 第六章 CMOS 组合逻辑门的设计 第六章 CMOS 组合逻辑门的设计 第六章