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基于FPGA二取二总线数据比较器背景 高速铁路的发展对信号设备性能、稳定性、安全性提出了更高的要求。其中安全性中故障导向安全是设备设计开发中首先要遵循的原则，尽早发现，尽早防范是信号设备安全设计中需考虑的问题。CPU作为控制设备中核心单元一旦运算出错很可能会导致灾难性后果。二取二系统中双CPU校核可有效避免单CPU故障引发的灾难性后果。双CPU校核实现方式包括软件比较和硬件比较。软件比较指CPU通过通信等方式得到对方的数据后各自进行比较，如果比较不一致则通过控制其他外围单元切断输出单元的对外输出使系统导向安全。硬件比较指通过第三方硬件实现两个CPU总线数据的实时比较，不一致时通过第三方硬件可直接切断输出单元的供电，无需CPU参与任何控制（此时故障的CPU可能已不能正常控制其它外围单元）。现场可编程逻辑阵列（Field Programmable Gate Assay，FPGA）通过硬件描述语言进行编程，可完成大规模实时逻辑处理和高速总线接口处理。总线校核需要进行大数据量、快速逻辑处理因此很容易发挥其长处。二取二架构的控制系统安全性高于单机系统因而在铁路系统中得到广泛应用。面向二取二架构的双CPU总线数据比较，我们开发了基于FPGA二取二总线数据比较器，比较器在CPU每个控制周期内完成对总线数据信息的实时校核，如果出现不一致或者非法信息及时切断驱动单元的供电，在最短时间内使系统导向安全侧。 图1 比较器结构图 图2 FPGA1和FPGA2与主、从CPU板的软件接口 系统方案及硬件实现 比较器通过两条总线与两块CPU板相连实现总线数据传输和比较相关状态的交互，输出信号驱动板外安全继电器模块实现对驱动单元供电的控制。比较器结构如图1所示，比较器由如下部分构成：FIFO控制器、FPGA单元、安全动态电路、双继电器切换单元、LED指示、地址设置单元。FIFO控制器和FPGA单元由独立的两套构成二取二结构，与二取二CPU板相接合。对于二取二比较器的每一部分有独立的LED指示和总线地址设置单元。安全动态电路和双继电器切换单元本身为二取二结构。 数据比较单元 数据比较单元实现两个CPU板总线数据的同步、独立安全校核，由双套FIFO控制器和双套FPGA单元构成。FIFO控制器用于实现主、从CPU板中总线数据到两个FPGA的传输，其数据存储空间为8192字节，可完成8k字节以下任意大小的总线数据校核。50万门级的FPGA通过内部数字时钟管理模块（Digital Clock Manager，DCM）将外部时钟倍频到40MHz以完成总线数据的高速校核处理。 FPGA采集对应FIFO的状态后反馈给对应CPU板，主、从CPU板经过判断后下达控制信息到对应FPGA，通过FPGA实现对FIFO的读写控制。双套FPGA同步接收FIFO中数据进行比较和CRC校验，同步记录比较结果。两个FPGA的同步工作通过交互信息实现，包括：开始比较信息、数据比较结果信息、驱动脉冲信号。双FPGA独立进行数据校核，只有两个FPGA数据校核都通过时比较器才判为校核通过，增强了比较器的安全性。 安全动态电路 安全动态电路接收两个FPGA输出动态驱动脉冲，并对两路脉冲进行“鉴相”。如果两路脉冲位相相反，安全动态电路输出信号到双继电器切换单元。 安全动态电路中开关延时保护电路首先对FPGA1和FPGA2输出互为反向驱动脉冲进行延时整形，防止由于元件老化导致延时差异而出现两路脉冲同时为高电平的情况，保护后级动态充放电电路。光耦电路将FPGA输出低电压数字信号与动态充放电电路的高电压模拟信号隔离开。动态鉴相电路对两路处理后的脉冲进行“鉴相”，如果两个脉冲出现同时为高的情况或者同时为低的情况，动态鉴相电电路将停止对外输出，只有在两路脉冲位相相反时，动态充放电电路才输出具有一定功率的直流信号驱动双继电器切换单元。 回读电路对动态鉴相电路中电晶体管进行检测，如果晶体管损坏故障（包括短路、断路、漏流增大等）回读信号将出现异常。回读信号由两个FPGA进行实时采集，如果回读信号异常，两个FPGA将停止输出驱动脉冲同时将回读错误的故障信息反馈给对应CPU板。 双继电器切换单元 双继电器切换单元由两个继电器和两个可控开关构成。每个继电器与可控开关串联后构成并联结构与安全动态电路输出端相连。开关由主、从FPGA输出两路控制脉冲控制。 总线数据校核通过且没有出现回读错，主、从两个FPGA即输出两路互为反相的控制脉冲到双继电器切换单元；两FPGA输出两路驱动脉冲到安全动态电路，安全动态电路输出信号驱动双继电器切换单元，实现比较器对外输出。双继电器切换单元对外输出需要两路驱动脉冲和两路控制脉冲同时工作，而控制脉冲独立于驱动脉冲