数字集成电路第7章 动态cmos逻辑电路.ppt

* * * NORA - no race CMOS * NORA - no race CMOS * NORA - no race CMOS 多输出多米诺电路 一个复杂的逻辑功能块可以看作由多个子逻辑块串、并联组成。 不仅可以将动态电路中整个逻辑块的结果经反相器输出，还可以将其中子逻辑块的结果也经过反相器输出。 多输出多米诺电路实现4位进位链 时钟同步CMOS电路(C2MOS) 时钟同步CMOS电路(C2MOS) Φ Φ Mn1 Mp1 IN VDD Mp2 Mn2 Vout CL CA 　　　在静态CMOS逻辑门的上拉和下拉通路中分别增加一个受反相时钟控制的P管和N管，构成一与时钟同步的CMOS逻辑门； 　　　 这种时钟同步的CMOS反相器不是按照预充-求值的方式，而是求值-保持； 时钟 同步CMOS电路的工作原理 Φ Φ Mn1 Mp1 In VDD Mp2 Mn2 Out CL 　　时，求值阶段： 　　　CMOS逻辑门正常工作，实现逻辑求值； 　　时，保持阶段： 　　 CMOS电路停止求值，依靠结点电容保持信息； 工作方式： 求值―保持 Hold on Evaluate clock In Out Hold on Evaluate 时钟同步 CMOS电路的级联 两级时钟CMOS电路要交替级联，时钟互为反相，使相邻两级电路分别处于保持和求值阶段，以避免信号竞争。 Φ Φ Mn1 Mp1 IN VDD Mp2 Mn2 Φ Φ Mn1 Mp1 VDD Mp2 Mn2 Out2 CL Out1 Out1:Hold Out2:Eval Out1:Eval Out2:Hold clock In Out1:Hold Out2:Eval Out1:Eval Out2:Hold Out1 Out2 时钟 同步CMOS电路中的电荷共享 　　　时，求值阶段： 　 同理，CL和CA间的电荷共享会使应保持为0的输出低电平上升。 Φ Φ Mn1 Mp1 IN VDD Mp2 Mn2 Out CL CB CA 　　 时，保持阶段： 　　若输入为0，则输出结点电容CL被充电为VDD； 　 此时由于Mn1导通，Mn2截止，内部结点电容CB被放电至0； 　　　若此时输入由0?1，则Mn2导通， Mn1截止，电容CL和CB并联，发生电荷共享，使应保持为高电平的输出电平下降； 电路中电荷共享的解决 将时钟控制的一对MOS管接到输出结点上； 　　 时，求值阶段： 　　　若输入为0，则输出结点电容CL被充电为VDD； Φ Φ Mn2 Mp2 IN VDD Mp1 Mn1 Out CL CB CA 　 同理，CL和CA间也不会发生电荷共享使应保持为0的输出低电平上升； 　　 时，保持阶段： 　　　此时由于Mn1导通，Mn2截止，内部结点电容CB与CL间共享，但此时上拉支路导通，可持续充电； 若此时输入由0?1，则Mn2导通，但Mn1截止，电容CL和CB间不会发生电荷共享； 在CMOS静态逻辑门的输入端增加时钟控制的 CMOS传输门也可以实现时钟同步CMOS电路； 电路的另一种形式 In Out 时钟 同步CMOS电路的特点 保持了静态CMOS电路的对称和互补性能； 输出可与任何电路的输入端级联； 输入可接受任何电路的输出信号； NORA和TSPC电路 两相时钟信号偏移引起的信号竞争 动态时钟电路中常采用两相时钟Φ和Φ； 它们的延迟可能不同； 或：负载可能不匹配； 造成两相时钟的偏移 使Φ和Φ 在某一时刻为相同的值； 导致电路出现信号竞争； 电路无法正常工作； 避免信号竞争的设计 精心设计时钟信号的路径，尽量减小时钟的偏移； 改进动态电路的结构设计，使其不受时钟偏移的 影响； 这种电路称为无竞争动态电路（no race， NORA）。 NORA动态CMOS电路基本结构 由预充―求值的富NMOS逻辑和富PMOS逻辑交替级联构成一动态逻辑级； 富NMOS逻辑级和富PMOS逻辑级的时钟控制互为反相； 最后再级联一时钟同步CMOS反相器作为锁存器。　 相 CMOS NORA逻辑 np-CMOS Logic p blocks Mp1 Mp2 MN1 MN2 Out1 Out2 Mn4 Mp4 VDD Mp3 Mn3 Logic Out3 相 NORA动态CMOS电路工作原理 　　 时，保持阶段：