第6VHDL与原理图层次型溷合设计.pptVIP

6.2自顶向下混合设计 6.2.1自顶向下设计流程 (2)各子模块系统可以给设计组中的成员同时设计，也加快了设计速度。 (3)设计错误可以在早期发现，极大地减少了设计的迭代次数。 (4)逻辑综合优化之前的设计工作和具体采用什么工艺生产芯片是无关的，因而设计的可移植性好，当要采用新的工艺时，可以直接从综合开始。 (5)自顶向下的设计方法增加了一次性设计成功的可能性。 6.2自顶向下混合设计 6.2.1自顶向下设计流程 6.2自顶向下混合设计 6.2.2 16进制计数译码显示电路设计 1.建立工程 建立名为counter_16的工程文件，如图 6.20所示。 图6.20 counter_16的工程文件图 6.2自顶向下混合设计 6.2.2 16进制计数译码显示电路设计 2.建立原理图文件 建立一个空白的原理图文件，并命名为counter_16,如图6.21所示。 图6.21 counter_16的原理图文件图 6.2自顶向下混合设计 6.2.2 16进制计数译码显示电路设计 3.创建图标模块 单击（Block Tool）按钮，在适当的位置放置一个符号块，如图6.22所示。 图6.22 放置图标模块 6.2自顶向下混合设计 6.2.2 16进制计数译码显示电路设计 4. 设置图标模块 （1） 在图所示的符号块上单击鼠标右键：从弹出的菜单中选择“Block Properties”命令，弹出如图6.23所示的对话框。在“General”页面中的“Name”栏中输入设计文件名称，在“Instance name”栏中输入模块名称。本例中设计名称为“counter16”，模块名称为“instl”。 6.2自顶向下混合设计 图6.23 设置图标模块 6.2.2 16进制计数译码显示电路设计 6.2自顶向下混合设计 6.2.2 16进制计数译码显示电路设计 （2）单击“I/O”页标签：页面如图6.24所示。在“Name”栏中分别输入图标模块的输入端口名和输出端口名；在“type’栏中分别选择与输入和输出对应的类型，点击ADD按钮。当设置完成所有端口后，单击“确定”按钮，结果如图6.25所示。 6.2自顶向下混合设计 图6.24 图标模块“I/O”页标签 图6.25 图标模块“I/O”设置完成 6.2.2 16进制计数译码显示电路设计 6.2自顶向下混合设计 6.2.2 16进制计数译码显示电路设计 5.添加模块引线并设置属性 （1）在图中的counter16模块的左右两侧分别用3条连线和1条总线连接，如图6.26所示。可以看到，在每条线靠模块的一侧都有的图样。双击其中一个样标，弹出“Mapper Properties”对话框，如图6.27所示。在“General”页面的“Type”栏中选择输入、输出类型，本例中选择为“INPUT”。 6.2 自顶向下混合设计 图6.26 图标模块连线 图6.27 图标模块端口模式设置 6.2.2 16进制计数译码显示电路设计 6.2自顶向下混合设计 6.2.2 16进制计数译码显示电路设计 （2）单击“Mappings”页标签，页面如图 6.28所示。在“I/O on block”栏里选择引脚clk，在“Signals in node”栏中输入连线节点名称clk。输入完成后，单击“Add”按钮添加到“Existing mappings”栏中。最后单击“确定”按钮。结果如图6.29所示。 6.2自顶向下混合设计 图6.28 图标模块Mappings设置 图6.29 图标模块样标设置 6.2.2 16进制计数译码显示电路设计 6.2自顶向下混合设计 (3) 同理，将其他引线按此方法进行设置。通常模块左侧放置输入接口信号，右侧放置输出接口信号。本例将左侧的其余两条输入信号分别设置为，rst和en；右侧的输出信号设置为q[3..0]，设置完成后如图6.30所示。 6.2自顶向下混合设计 6.2.2 16进制计数译码显示电路设计 6.创建设计文件 在图6.30所示的符号块上单击鼠标右键，在弹出的菜单中选择“Create Design File form Selected Block…”命令，弹出如图6.31所示对话框。其中“File type”栏中有4个选项可供选择，它们是“AHDL”、“VHDL”、“Verilog HDL”和“Schematic”，分别对应不同的电路行为描述方法。本例中选择“VHDL”，单击“OK‘’按钮。此时，会弹出生成模块文件的确认对话框，单击“确定”，进入VHDL文本编辑窗口，如图6.32所示。 6.2自顶向下混合设