基于Verilog实现的DDS任意波形发生器概要.docVIP

河海大学计算机与信息学院（常州） 课程设计报告 题 目 简易直接数字频率合成器前端设计 专业、学号 电科 1062910220 授课班号 275901 学生姓名 毛石磊 指导教师 单鸣雷 完成时间 2013-6-28  课程设计（报告）任务书 （理 工 科 类） Ⅰ、课程设计（报告）题目： 简易直接数字频率合成器（DDS）前端设计 Ⅱ、课程设计（论文）工作内容 一、课程设计目标 1、培养综合运用知识和独立开展实践创新的能力以及同组之间合作的能力； 2、学习直接数字频率合成器（DDS）相关知识，进行系统构架设计、模块划分和算法分析，并使用Verilog HDL设计一简易直接数字频率合成器，要求具有根据输入的控制字的不同输出不同频率的正弦信号的功能； 3、能够对分析、测试、解决实际的数字电路问题加深理解，学以致用，增强动手能力，为今后能够独立进行设计工作打下一定的基础； 二、研究方法及手段应用 1、学习直接数字频率合成器（DDS）相关知识，确定电路需要实现的功能，分别编写各个功能模块，主要有相位累加器模块、正弦查询表模块和主模块； 2、利用仿真软件测试各个模块功能的正确性； 3、将各模块综合起来，实现整体功能并采用软件验证； 三、课程设计预期效果 1、完成实验环境搭建； 2、完成DDS的功能设计与综合； 3、完成modelsim软件仿真，确定程序代码正确性； 4、在理论学习和具体实践中达到对DDS的正确理解。 学生姓名： 毛石磊 专业年级： 电子科学与技术 2010级 摘 要 直接数字频率合成技术(Direct Digital Synthesize，DDS)是继直接频率合成技术和锁相式频率合成技术之后的第三代频率合成技术。它采用全数字技术，并从相位角度出发进行频率合成。目前，DDS的设计大多是应用HDL(Hardware Description Language)对其进行逻辑描述，整个设计可以很容易地实现参数改变和设计移植，给设计者带来很大的方便。Verilog HDL就是其中一种标准化的硬件描述语言，它不仅可以进行功能描述，还可以对仿真测试矢量进行设计。 此次课程设计只做软件部分，不做硬件实现，而DDS最重要的软件组成模块是相位累加模块和相位幅值转化模块（ROM）。本设计最重要的任务就是就是用verilog HDL编写相位累加模块和ROM表，然后利用modelsim实现模块的综合与仿真，最终实现功【关键词】ABSTRACT Direct Digital frequency synthesis technology (Direct Digital Synthesize, DDS) is the third generation frequency synthesis technology after Direct frequency synthesis technology and phase lock type synthesis technology. It uses the digital technology to achieve frequency synthesis from the phase’ perspective . At present, the design of DDS mostly applicates HDL (Hardware Description Language) to make the Description logic, and the whole design can easily achieve parameters change and design transplantation, which gives the designer a lot of convenience. Verilog HDL is one of the standardization of the hardware description language, it not only can describe function,it also can describe the simulation test vector. The course design only has the part of software , and the most important part of software components of the DDS is the phase accumulative module and Phase/amplitude transf