基于XilinxFPGA高速串行接口的设计与实现概要.pptVIP

基于Xilinx FPGA高速串行接口的设计与实现 Design and implementation of high-speed serial interface based on Xilinx FPGA 摘 要 在数字系统互连设计中，高速串行I／O技术取代传统的并行I／O技术成为当前发展的趋势。与传统并行I／O技术相比，串行方案提供了更大的带宽、更远的距离、更低的成本和更高的扩展能力，克服了并行I／O设计存在的缺陷。在实际设计应用中，采用现场可编程门阵列(FPGA)实现高速串行接口是一种性价比较高的技术途径。 Xilinx的最新一代FPGA芯片Virtex.5版本，是Virtex产品线的第五代产品，采用先进的65nm三栅极氧化层工艺、新ExpressFabrie技术和ASMBL架构。Virtex．5 LXT分别针对高速逻辑、数字信号处理、嵌入式处理和串行连接等应用领域进行优化。与前一代FPGA相比， Virtex一5在性能和密度方面取得了巨大进步：速度平均提高30％，容量增加65％，动态功耗降低35％，静态功耗保持相同的低水平，占用面积减少45％。 Virtex ．5 LXT芯片内置了最多24个RocketIO收发器，支持从100Mbps到3．75Gbps串行数据传输速率，并支持目前流行的高速串行I／O接口标准。本文从时钟、复位、电源控制、发送和接收逻辑等关键方面，论述了采用Virtex．5 LXT芯片内的Rocket—IO实现高速串行传输接口设计。基于Xilinx ML505开发平台实现了高速串行数据传输系统，重点说明了RocketIO特性和1．25Gbps高速串行传输的实现技术。 高速串行技术发展现状 今天，多数计算机、嵌入式处理设备和通信设备仍然采用并行总线，最流行总线形式包括PCI、VME及它们扩展。目前广泛使用的几种通信标准都是基于并行总线标准。并行总线可分为两大类：系统同步并行总线标准，主要包括PCI-X和Compact PCI；源同步并行总线标准，包括RapidIO、HyperTransport等其他类似标准。但随着芯片性能的增加，以及更大带宽需求，这些多路并行总线结构遇到了令系统设计者头疼限制。并行接口限制有：码间干扰、信号偏移、串音干扰和直流偏置等问题，这些因素严重地影响了并行接口频率的提高和传输距离的增长。为了解决并行接口在数据传输时所面临的极限问题，国内外都将更多的研究焦点放在高速串行接口电路上。 1.2.1 LVDS技术简介 LVDS(Low Voltage Differential Signal)是一种低摆幅的差分信号技术，使用非常小幅度信号通过一对差分PCB走线来传输数据，在两条平行的差分信号线上流经电流和电压幅度相反，噪声同时耦合到两条线上，于是噪声被抵消。从而实现高速度、远距离传输，并且其低压幅和低电流驱动输出实现了低噪声和低功耗。 LVDS在两个标准中定义：一个是IEEE P1596.3(1996年3月通过)，主要面向SCI(Scalable Coherent Interface)，定义了LVDS电特性，还定义了SCI协议中包交换时的编码；另一个是ANSI/EIA/EIA-644(1995年11月通过)，主要定义了LVDS电特性，并建议了655Mbps最大速率和1．823Gbps无失真媒质上的理论极限速率。在两个标准中都指定了与物理媒质无关的特性，这意味着只要媒质在指定的噪声边缘和歪斜容忍范围内发送信号到接收器，接口都能正常工作。 简单的单工LVDS接口连接图 Fig Simplex LVDS interface simple connected graph CML技术简介 CML(Current Modc Logic)是继ECL、LVDS之后的又一种采用低电压差分信号传输技术高速串行接口。该技术采用了低电压摆幅，差分信号传输以及电流驱动模式，从而具有了高速度、低噪声、低功耗和低成本等优点。CML串行数据传输速率一般在1Gbps一10Gbps，并且可以通过通道绑定技术、制造工艺改善等方法，还可以达到更高速率。CML所具有这些优点，尤其是其超高的数据传输能力使其应用需求大大增加，目前数据传输速率超过2．5Gbps串行传输系统一般均采用CML技术。 CML主要有两种传输连接方式：DC耦合和AC耦合，如下图所示。当收发两端器件使用相同电源时，CML到CML可以采用直流耦合方式，不用添加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，中间加耦合电容(注意这时选用的耦合电容要足够大，以避免在较长连0或连1情况出现时，接收端差分电压变小)。 CML直接耦合 CML交流耦合 FPGA的设计方法 一般说来，完整的FPGA设计流程包括RTL设计输入、功能仿真、综合优化、布局