组合逻辑电路设计案例.docVIP

二输入与门 ★程序1： ENTITY and2 IS　PORT (a,b:IN BIT;　　 c:OUT BIT);END ENTITY and2;ARCHITECTURE and2_behav OF and2 IS　BEGIN 　　 c=a AND b AFTER 5ns;END ARCHITECTURE and2_behav; ★程序2： ENTITY and2 IS　GENERIC (rise,fall:TIME);　　 PORT (a,b: IN BIT;　　 c: OUT BIT)END ENTITY and2;ARCHITECTURE behav OF and2 IS　　SIGNAL internal:BIT;　　 BEGIN　　 internal=a AND b; c=internal AFTER (rise) WHEN internal=1 ELSE　　 internal AFTER (fall);END ARCHITECTURE behav; ★程序3： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nand2 IS　　PORT (a, b:?IN STD_LOGIC;　　 y:?OUT STD_LOGIC);END ENTITY nand2;ARCHITECTURE nand2_2 OF nand2 IS　　BEGIN　　 t1:PROCESS (a, b)IS VARIABLE comb:STD_LOGIC_VECTOR (1 DOWNTO 0);　　 BEGIN　　 comb:=a b;　　 CASE comb IS　　 WHEN 00=y=1;　　 WHEN 01=y=1;　　 WHEN 10=y=1;　　 WHEN 11=y=0;　　 WHEN OTHERS=y=X;　　 END CASE;　　 END PROCESS t1;END ARCHITECTURE nand2_2; 三态门电路 ★程序1： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_gate IS　PORT (din, en:?IN STD_LOGIC;　　 dout:?OUT STD_LOGIC);END ENTITY tri_gate;ARCHITECTURE zas OF tri_gate IS　BEGIN　　tri_gate1:PROCESS (din, en)IS　　 BEGIN IF (en=1) THEN　　 dout=din;　　 ELSE　　 dout=Z;　　 END IF; 　END PROCESS;END ARCHITECTURE zas; ★程序2： ARCHITECTURE blk OF tri_gate IS　BEGIN　　tri_gate2:BLOCK (en=1)　　 BEGIN　　 dout=GUARDED din;　　END BLOCK;END ARCHITECTURE blk; 八位单向总线缓冲器 ★程序1： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_buf8 IS　PORT (din: IN STD_LOGIC_VECTOR (7 DOWNTO 0) ;　　 dout: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);　　 en:IN STD_LOGIC);END ENTITY tri_buf8;ARCHITECTURE zas OF tri_buf8 IS　BEGIN tri_buff: PROCESS (en, din)IS　　 BEGIN　　 IF (en=1 ) THEN　　 dout=din;　　 ELSE　　 dout=ZZZZZZZZ;　　 END IF　　END PROCESS;END ARCHITECTURE zas; 双向总线缓冲器 ★程序1： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_bigate IS　　PORT (a, b:?INOUT STD_LOGIC_VECTOR (7