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基于HLS的雷达信号处理FPGA设计 　　摘 要 　　现场可编程门阵列（Field Programmable Gate Array，FPGA）由于其强大的并行信号处理能力，在雷达实时信号处理方面得到广泛应用。本文介绍了高层次综合（High Level Synthesis，HLS）方法在雷达信号处理FPGA设计领域的开发流程及应用优势，相对于传统的设计方法，其具有开发效率高、测试验证简单、可重构等优点。以雷达信号处理中的矩阵自相关算法为例对比了HLS设计与传统开发方式，获得了几乎相同的性能，而开发时间缩短了75%以上。 　　【关键词】HLS FPGA 矩阵自相关 　　1 引言 　　随着计算机技术的不断发展，雷达数字信号处理的实现也从传统的使用计算机，向使用高性能数字信号处理器发展，但本质上，在这些平台上实现数字信号处理还是纯粹的软件方法。近些年来，相控阵雷达的发展带来了雷达信号处理数据量的指数级增长，传统的软件处理方法已不能满足实时的信号处理需求。FPGA由于其强大的并行信号处理能力、卓越的灵活性以及高性价比，引起了雷达信号处理者的兴趣和高度关注。 　　传统的FPGA设计采用原理图或硬件描述语言（Hardware Description Language，HDL）进行输入，其开发难度大、效率低、周期长，制约了其在雷达信号处理方面的应用。HLS通过综合器直接将C/C++描述的函数综合成RTL代码，大大简化了设计和调试的过程，降低了开发难度。文献[3]中介绍了Vivado HLS的简易开发流程及在视频处理上的应用，其未详细介绍HLS的开发优势和开发效率的比对。文献[4]介绍了基于HLS的合成孔径成像算法的设计和实现，整个开发时间在6周左右。本文以Xilinx公司的Vivado HLS设计套件为例详细介绍了基于HLS的雷达信号处理FPGA开发流程极其应用优势，并以雷达信号处理中的矩阵自相关算法作为实例进行了设计对比，结果表明，基于HLS的设计获得了几乎相同的性能，但节约开发时间75%以上，同时设计的模块具备可重构性，适合雷达信号处理不同应用场景需求。 　　2 HLS设计流程及优势 　　2.1 HLS设计流程 　　HLS是从高层次描述，之后综合成可用的网表文件的技术。这里的“高”指采用C/C++等编写程序，而不是传统的HDL语言。Vivado HLS软件将C/C++程序综合转换成为Verilog HDL或者VHDL代码，之后进行下一步工作。其实际工作流程如图1所示。 　　HLS采用约束脚本对代码的综合过程进行控制，以实现不同架构，使设计具有不同的通过率和资源消耗。采用HLS进行雷达信号处理FPGA设计可分为以下几个步骤： 　　（1）根据信号处理功能需求，确定功能模块设计架构； 　　（2）编写功能模块的C/C++程序，并编写测试激励，对程序进行测试仿真； 　　（3）在通过C/C++仿真的前提下，根据用户需求修改代码和添加优化指令，获取用户所需要的性能参数、资源时序、接口配置等； 　　（4）进行C/C++综合，并根据综合报告进一步通过代码风格和优化指令进行优化设计，直到得到的综合结果满足设计需求； 　　（5）进行C/C++综合，将C/C++代码转换为寄存器传输级（Register Transfer Level，RTL）代码； 　　（6）进行C/RTL协仿真，即HLS将优化后的C/C++代码和原测试激励进行RTL转化，并完成RTL仿真； 　　（7）实例化HLS封装IP，进行系统集成。 　　2.2 HLS设计优势 　　基于HLS的雷达信号处理FPGA设计，相对于传统的开发方式在功能设计、测试验证、更新与维护方面均具备优势： 　　功能设计：采用C/C++进行源代码设计，快速实现函数功能，编译器自动将C/C++代码转换为RTL实现代码，设计时间缩短80%以上，提升雷达信号处理系统开发效率。 　　测试验证：通过C/C++的仿真进行算法的功能验证，通过C/C++与Modelsim的协仿真可快速实现RTL代码的功能验证，而无需重新编写测试激励，相对于传统的验证方法，测试更加全面，测试速度加快。 　　更新与维护：由于采用C/C++语言设计，更新和维护更加容易，通过修改C/C++代码，可实现函数功能的更新，优化。根据信号处理不同通过率、不同平台不同的资源和性能需求，修改相关约束脚本或参数，可快速实现功能模块的重构，重新生成满足系统需求的RTL代码。 　　3 基于HLS的矩阵自相关算法设计实例 　　3.1 设计方案 　　设矩阵A为一个M行N列的复数矩阵，则对A求自相关得到： 　　R=A*A （1） 　　求得的矩阵R为一个M*M的方阵，且为厄米特（Hermitian）矩阵，根据厄米特矩阵的共轭对称性质，只需求